JPS62265820A - Analog-digital conversion circuit - Google Patents

Abstract

PURPOSE:To eliminate the need for an adder circuit and to miniaturize a limiter circuit without lowering the function by loading a prescribed value to a counter before the count is started. CONSTITUTION:An offset circuit 22 and a load circuit 23 loading the content of the offset circuit 22 to coutners 17, 18 are provided. The complement for two of a prescribed offset is loaded to the coutners 17, 18 before the count is started in place of subtracting later a prescribed offset and the count is started from the loaded value, then an adder circuit is omitted. Further, a limiter circuit 2D calls for (M+2)-bit in general to an M-bit converter, it is reduced to the (M+1)-bit and if the limiter 20 is operated, the clock supply to the coutners 17, 18 is stopped by the gate 12 to avoid malfunction.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＡ／Ｄ変換器に係り、特に回路規模が小さく、
集積回路に適したＡ／Ｄ変換回路に関する０ 〔従来の技術〕 ディジタル信号記録再生装置を等に用いられる従来の積
分形１６ビツ）　Ａ／Ｄコンバータとしては、特開昭５
７−１３３７２０号公報に記載のように、２７対１１ζ
貢みづけされた２つの定電流源の電流をそれぞれ上位９
ビツト、下位７ビツトに対応させ積分器ｌこサンプリン
グされたアナログ値を、まず２７の重みづけをした電流
で粗く放電させ、次に１の電流で密に放電させて、その
間の時間をそれぞれカウンタで計数することによって１
６ビツトのディジタルデータを得るものがある。この例
のようｔど重みづけした電流源を複数個設けて、直列に
粗い積分と密の積分を行なうことにより、積分期間をカ
ウントするに必要なりロック周波数を低減でき、Ａ／Ｄ
変換器のモノリシンクＩＣ化が可能となった。本例では
２０μＳのサンプリング周期で１６ビツトのＡ／Ｄ変換
を行なうのに約５０ＭＩＪｚのクロック周波数で実現で
きる。また重みづけ電流源とカウンタの分割数を５以上
とすれば、カウントに必要なりロック周波数をさらｌこ
低減することができる。[Detailed Description of the Invention] [Industrial Field of Application] The present invention relates to an A/D converter, particularly an A/D converter that has a small circuit scale and
0 Regarding A/D conversion circuits suitable for integrated circuits [Prior art] Conventional integral type 16-bit A/D converters used in digital signal recording and reproducing devices, etc.
As described in Publication No. 7-133720, 27 vs. 11ζ
The currents of the two constant current sources are
The analog value sampled by the integrator corresponding to the lower 7 bits is first roughly discharged with a current weighted 27, then densely discharged with a current weighted 1, and the time between them is counted by each counter. 1 by counting with
There is one that obtains 6-bit digital data. By providing multiple weighted current sources as in this example and performing coarse and fine integration in series, the lock frequency required to count the integration period can be reduced, and the A/D
It is now possible to convert the converter into a monolithic IC. In this example, 16-bit A/D conversion with a sampling period of 20 μS can be achieved with a clock frequency of about 50 MIJz. Furthermore, if the number of divisions between the weighting current source and the counter is five or more, the lock frequency required for counting can be further reduced by one.

このような縦続積分方式では、リニアリティを良くする
ために積分期間のカウントは１６ビツト以上行ない、後
で一定オフセット値を減算して、所望のディジタル値と
するのが一般的である。この場合１７ビツト以上の加算
回路が必要となる。また変換値にＩＪ　ミツトをかける
ＩＪ　ミッタ回路が一般に設けられるが、１６ビツトの
Ａ／Ｄ変換器では１８ビツトのデータを必要とする。こ
れら加算回路、リミッタ回路の回路規模・消費電力を低
減することについては従来配慮されていなかった。In such a cascade integration method, in order to improve linearity, it is common to count 16 bits or more during the integration period, and then subtract a fixed offset value later to obtain a desired digital value. In this case, an adder circuit of 17 bits or more is required. Furthermore, an IJ transmitter circuit that applies an IJ limit to the converted value is generally provided, but a 16-bit A/D converter requires 18-bit data. Conventionally, no consideration has been given to reducing the circuit scale and power consumption of these adder circuits and limiter circuits.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上記従来技術は、回路規模・消費電力の点ｆこついては
配慮がされておらず、Ｓ積回路にした場合にチップサイ
ズが大きくなり、消費電力も低減できないという問題が
あった。The above-mentioned conventional technology does not take into consideration the circuit scale and power consumption, and when an S product circuit is used, the chip size increases and power consumption cannot be reduced.

本発明の目的は集積回路に適した回路規模の小さいＡ／
Ｄ変換回路を堺供することにある。The purpose of the present invention is to provide a small A/C circuit suitable for integrated circuits.
The purpose is to provide D conversion circuits to Sakai.

〔問題点を解決するための手段〕[Means for solving problems]

上記目的は、Ａ　、／　Ｄ変換回路のうち大半を占める
、タイミング回路、カウンタ回路、ランチ回路。The above purpose is for timing circuits, counter circuits, and launch circuits, which make up the majority of A/D conversion circuits.

加算回路、リミッタ回路等のロジック回路のうち、その
中でも回路規模の大きい力ｎ８回路をシステム的に削除
し、リミッタ回路の規模を低減することにより、達成さ
れる。This is achieved by systematically eliminating the n8 circuit, which has a large circuit scale, among logic circuits such as adder circuits and limiter circuits, and reducing the scale of the limiter circuit.

後で一定のオフセット値をｙＲＷするかわりに、カウン
トを開始する前に、一定のオフセラｌ−値の２の補数を
カウンタにロードして、ロートイ直からカウントを始め
ることにより、加算回路を削除した。またりミッタ回路
は一般（こＭビットの変換器に対しては（Ｍ＋２）ビッ
トが必要であるが、これを（〜Ｈ−１−１）ビットに低
減し、リミッタが動作したトキにはカウンタへのクロッ
ク供給を停止して誤動作を避けることとした。Instead of yRWing a constant offset value later, the adder circuit was removed by loading the two's complement of a constant offset l-value into the counter before starting counting, and starting counting directly from the low toy. . Also, the limiter circuit generally requires (M+2) bits for an M-bit converter, but this is reduced to (~H-1-1) bits, and when the limiter is activated, a counter is used. We decided to stop the clock supply to avoid malfunction.

〔作用〕[Effect]

積分期間を計数するカウンタは、カウントの開始に先だ
ってリセットされる。このとき、後で減算スべきオフセ
ット値の２の補数をプリセラトスれば、カウント終了時
のデータは、加算回路出力のデータと同じになるため大
規模な加算回路が不要となる。The counter that counts the integration period is reset prior to starting counting. At this time, if the two's complement of the offset value to be subtracted is precertified later, the data at the end of counting will be the same as the data output from the adder circuit, so a large-scale adder circuit is not required.

また一般のリミッタ回路においては（Ｍ＋１）ビット目
のデータが′１“の場合はリミッタを動作させ、（Ｍ＋
２）ビット目のデータが１１“のときは出力をオール″
１“に１０“のときは出力をオール′０“に固定する。In addition, in a general limiter circuit, if the (M+1)th bit data is '1'', the limiter is activated;
2) When the bit data is 11", output all"
When it is 1" to 10", the output is fixed to all '0'.

Ｍビット目のデータが、変換値の±５０チのオーバフロ
ーの間は（Ｍ＋２）ビット目のデータの補数となること
（こ着目し、（Ｍ＋２）ビット目のデータのかわり（こ
Ｍビット目のデータを使用し、プリセットするロード値
を一５０％以下の値とし、＋５０係以上のカウント数に
ならないように（Ｍ＋１　）ビット目がゝ１“になった
時点でカウンタへのクロック供給を停止することによっ
て誤動作を防止した。During the overflow of ±50 degrees of the converted value, the M-th bit data becomes the complement of the (M+2)-th bit data. Use data, set the preset load value to a value less than 150%, and stop clock supply to the counter when the (M+1) bit becomes ``1'' so that the count number does not exceed the +50 factor. This prevented malfunctions.

〔実施例〕〔Example〕

以下、本発明の一実施例を第１図により説明する。第１
図において、１はアナログ信号入力端子。An embodiment of the present invention will be described below with reference to FIG. 1st
In the figure, 1 is an analog signal input terminal.

２．３は抵抗、４は積分容量、５はサンプルホールド用
アナログスイッチ、６はオペアンプであり２〜６で積分
器兼サンプルホールド回路を構成している。７．８は電
圧比較器であり、９，１０は比較器７．８の比較基準電
圧を発生する電圧源であり、１１は比較器７．８の出力
信号を入力とし、電流スイッチ及びカウンタ、ラッチ等
を制御するタイミング制御回路、１２は上位カウンタ１
７．下位カウンタ１８にクロックパルスを供給するゲー
ト回路。2.3 is a resistor, 4 is an integral capacitor, 5 is an analog switch for sample and hold, and 6 is an operational amplifier, and 2 to 6 constitute an integrator/sample and hold circuit. 7.8 is a voltage comparator, 9 and 10 are voltage sources that generate a comparison reference voltage for the comparator 7.8, and 11 receives the output signal of the comparator 7.8, and includes a current switch and a counter; Timing control circuit that controls latches etc. 12 is upper counter 1
7. A gate circuit that supplies clock pulses to the lower counter 18.

１３、１４は２７：１に重みづけされた定電流回路、１
５゜１６は定電流回路１５．１４の電流をオン／オフす
る電流スイッチ、１９は上位カウンタ１７の値と下位カ
ウンタ１８の値を直列に接続して保持するラッチ回路、
２０はリミッタ回路、２１は出力のランチ回路である。13 and 14 are constant current circuits weighted at 27:1, 1
5. 16 is a current switch that turns on/off the current of the constant current circuit 15.14; 19 is a latch circuit that connects and holds the value of the upper counter 17 and the lower counter 18 in series;
20 is a limiter circuit, and 21 is an output launch circuit.

７２２はオフセット回路、２３はオフセット回路２２の
値をカウンタ１７．１８にロードするロード回路であり
、２４はディジタル出力端子である。この第１図の１か
ら２４で本発明のＡ／Ｄ変換回路を構成している。722 is an offset circuit, 23 is a load circuit that loads the value of the offset circuit 22 into the counter 17.18, and 24 is a digital output terminal. 1 to 24 in FIG. 1 constitute the A/D conversion circuit of the present invention.

第１図の動作の説明に先だって、第２図に示した従来回
路の動作の説明をする。第２図において、第１図と同番
号の構成要素は同機能の構成要素であることを示す。第
２図は２７：１に重みづけされた′電流源回路１３．１
４の電流を積分し、それぞれの期間を上位９ビットカウ
ンタ１７．下位７ビツトカウンタ１８で計数する従来知
られている１６ビツトの酵続積分方式Ａ／Ｄコンバータ
である。第２図において、２８は上位カウンタ１７．下
位カウンタ１８にクロック信号を供給するゲート回路で
あり、２７はオフセット回路、２６はアダー（加算）回
路であり、２５はディジタルリミッタ回路である。一般
に積分期間の計数はりニアリテイをよくするため変換の
ビット数取上行なう。第２図に示す例でも上位カウンタ
１７のキャリーを含めて、ラッチ１９は１７ビツトとす
るのが一般的であり、オーバカウントの分をあらかじめ
セットしたオフセット値２７をアダー回路２６で加算（
減算）する。このためアダー回路の出力は１８ピツトと
なる。Prior to explaining the operation of FIG. 1, the operation of the conventional circuit shown in FIG. 2 will be explained. In FIG. 2, components with the same numbers as in FIG. 1 indicate components with the same function. Figure 2 shows a 27:1 weighted current source circuit 13.1.
4 is integrated, and each period is stored in the upper 9-bit counter 17. This is a conventionally known 16-bit continuous integral type A/D converter that counts with a lower 7-bit counter 18. In FIG. 2, 28 is the upper counter 17. It is a gate circuit that supplies a clock signal to the lower counter 18, 27 is an offset circuit, 26 is an adder (addition) circuit, and 25 is a digital limiter circuit. Generally, the number of conversion bits is increased in order to improve the linearity of the counts during the integration period. In the example shown in FIG. 2, the latch 19 is generally 17 bits, including the carry of the upper counter 17, and the adder circuit 26 adds an offset value 27 that is preset for the overcount (
subtraction). Therefore, the output of the adder circuit becomes 18 pits.

さてこのアダー回路は汎用のＴＴＬで回路を示すと＠３
図のようになる。ｗｃ３図は汎用の４ビットバイナリ−
フルアダー回路ＨＤ７４Ｌ８２８３であり、４ビツトで
３０以上のゲート回路で構成されている。第２図のアダ
ー回路２６には、４ビツトのアダー回路が５個必要とな
るためこのゲート数は１５０以上となり、大規模な回路
であることがわかる０ また２５に示すリミッタ回路は、通常第４図に示すよう
な回路が使われる。１６ビツトのデータに対して、１７
ビツト目（Ｍ＋１）のデータでリミッタを動作させるか
否かを判断し、１８ビツト目（Ｍ４−２）のデータでオ
ール′１“にするかオール１０“にするかを決定するも
のである。第４図に示すリミッタ回路は汎用性のある回
路であり、一般に使用される。しかしこの場合Ｍビット
のデータに対して、（Ｍ＋２）ビットの情報が必要とな
る。Now, this adder circuit is shown as a general-purpose TTL circuit @3
It will look like the figure. The wc3 diagram is a general-purpose 4-bit binary
This is a full adder circuit HD74L8283, consisting of 4 bits and more than 30 gate circuits. Since the adder circuit 26 in FIG. 2 requires five 4-bit adder circuits, the number of gates is 150 or more, which indicates that it is a large-scale circuit. A circuit as shown in Figure 4 is used. For 16 bit data, 17
The data of the 18th bit (M+1) is used to determine whether or not to operate the limiter, and the data of the 18th bit (M4-2) is used to determine whether to set all '1' or all 10'. The limiter circuit shown in FIG. 4 is a versatile circuit and is generally used. However, in this case, (M+2) bits of information are required for M bits of data.

ここで本発明の詳細な説明にもどる。本発明は小規模な
カウンタのロード回路２６を設けて、上記した大規模な
アダー回路をなくし、リミッタ回路からゲート回路に信
号を供給してリミッタ回路を（Ｍ＋１）ビット構成とし
て回路規模および、消費電力を低減しようとするもので
ある。第１図におけるオフセット回路２２とロード回路
２３は一般的に示せば第５図に示すような回路である。We now return to the detailed description of the invention. The present invention provides a small-scale counter load circuit 26, eliminates the large-scale adder circuit described above, supplies a signal from the limiter circuit to the gate circuit, and configures the limiter circuit with (M+1) bits to reduce circuit size and consumption. This is an attempt to reduce power consumption. The offset circuit 22 and load circuit 23 in FIG. 1 are generally circuits as shown in FIG. 5.

第５図は６ビツトのカウンタに対するロード回路を示し
ているがわずか１８ゲートで構成できる。オーバーカウ
ントして後で減算するかわりに、カウントを始める前に
負の値をロードしておいてからカウントをすることで全
く同じ結果を得ることができる０ 第５図は６ビツトに対して１３“の２の補数即ち’１１
１１０１“をロードした例を示しているが、ロード値が
’１１１１０１“に決定している場合（こは第６図の如
く回路を簡略化することができる。この場合わすか１ゲ
ートで、カウンタ１７に’１１１１旧“をロードするこ
とができ、第２図の２６に比較して着るしく回路規模を
低減することができる。Although FIG. 5 shows a load circuit for a 6-bit counter, it can be constructed with only 18 gates. Instead of overcounting and subtracting later, you can get exactly the same result by loading a negative value before starting the count and then counting.0 Figure 5 shows 13 for 6 bits. The two's complement of ", i.e. '11
1101" is shown, but if the load value is determined to be '111101' (this allows the circuit to be simplified as shown in Figure 6). In this case, only one gate is required to load the counter. 17 can be loaded with '1111 old', and the circuit size can be reduced in a nice way compared to 26 in FIG.

第７図は先に説明した、第２図に示すリミッタ２５の動
作を説明した図である。このリミッタは′−３“のロー
ド値に対して０〜１８のクロック数に示すように動作す
る。簡単のために３ビツトのデータ（こついて説明して
いる。（Ｎｒ＋ｉ）ビット目、即ち４ビツト目が１とな
るカウントクロック数２以下と１１以上ではリミッタを
動作させる必要がある。この場合、（Ｍ＋２）ビット目
、即ち５ビツト目が′１″なら出力をオール′１“に、
０ならオール′０“にすればよい。しかしクロック数が
−１〜２．１１〜１４の間では（Ｍ＋２）ビット目のデ
ータとＭビット目のデータは′１“と９０“が反転して
いる点に着目すれば、Ｍビット目のデータが０なら出力
はオール″′１“に、１ならオール′０“としても同じ
結果が得られる。但しクロック数が一１以下。FIG. 7 is a diagram illustrating the operation of the limiter 25 shown in FIG. 2 described above. This limiter operates as shown in the number of clocks from 0 to 18 for a load value of '-3'.For simplicity, 3-bit data (explained here). It is necessary to operate the limiter when the count clock number is 2 or less and 11 or more when the bit becomes 1.In this case, if the (M+2)th bit, that is, the 5th bit, is '1', the output is set to all '1',
If it is 0, all '0' should be set. However, when the clock number is between -1 and 2.11 and 14, '1' and 90' are inverted for the (M+2)th bit data and the Mth bit data. Focusing on this point, if the M-th bit data is 0, the output will be all ``1'', and if it is 1, the output will be all ``0'', and the same result will be obtained. However, the clock number is less than 11.

１４以上になるとこの関係は損なわれる。従ってロード
値が、対象とするデータの半分の値以下で、クロック数
が対象とするデータの１．５倍以下であればよい。即ち
ロード値が半分以下である場合（こは、リミッタが動作
したことを（Ｍ＋１）ヒ゛ット目の情報で知ることによ
り、これ以上カウンタにクロックが供給されないように
することにより、クロック数の増加を停止することがで
きる。Above 14, this relationship is impaired. Therefore, it is sufficient that the load value is less than half the value of the target data and the number of clocks is 1.5 times or less than the target data. In other words, if the load value is less than half (in this case, by knowing that the limiter has operated from the information on the (M+1)th hit, the clock number can be increased by preventing any more clocks from being supplied to the counter. Can be stopped.

第８図に示すようにゲート回路１２に、リミッタ（Ｍ４
−１）ビット目の情報を入力すればよい。これにより、
リミッタ回路は（Ｍ＋１）ビットの構成ですむことにな
る。As shown in FIG. 8, a limiter (M4
-1) All you have to do is input the information on the bit. This results in
The limiter circuit can be configured with (M+1) bits.

〔発明の効果〕〔Effect of the invention〕

以上のよ・うに、本発明によれば、機能を低下させるこ
となく、加算回路をなくし、リミッタ回路を小規模化で
きるので１６ピツトＡ／Ｄ変換回路のロジック部で約１
５０ゲートの低減が可能となり、チップサイズ・消費電
力の小さいＡ／ＤコンバータＩＣを実現できる効果があ
る。As described above, according to the present invention, the adder circuit can be eliminated and the limiter circuit can be downsized without deteriorating the function, so the logic section of the 16-pit A/D converter circuit can be
This makes it possible to reduce the number of gates by 50, which has the effect of realizing an A/D converter IC with a small chip size and low power consumption.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例を示すブロック図、第２図は
従来回路のブロック図、第３図は汎用のアダー回路と機
能図、第４図は汎用のリミッタ回路図、第５図はロード
回路図、＠６図は回路規模を低減したロード回路図、第
７図はリミッタの拗作説明図、第８図は本発明のリミッ
タおよびゲート回路向である９、 １２・・・ゲート回路　　　２ｏ・・・リミッタ回路２
２・・・オフセット回路　２３・・ロード回路、・５１
７、＼ 代理人　弁理士　小　川　勝　・男 ｚ３ （ｂ） Ｂ；Ｈφしべ１し、　　Ｌ−ＬＯＩＡ／しＮ）し皐　　
４　　回 １−−−−＝−−一鳳−−−−− ス　ワ図Fig. 1 is a block diagram showing an embodiment of the present invention, Fig. 2 is a block diagram of a conventional circuit, Fig. 3 is a general-purpose adder circuit and functional diagram, Fig. 4 is a general-purpose limiter circuit diagram, and Fig. 5 Figure 6 is a load circuit diagram, Figure 6 is a load circuit diagram with a reduced circuit scale, Figure 7 is an explanatory diagram of the limiter, and Figure 8 is the limiter and gate circuit of the present invention. Circuit 2o...Limiter circuit 2
2...Offset circuit 23...Load circuit, 51
7, ＼ Agent Patent attorney Masaru Ogawa, male z3 (b) B;Hφshibe1shi, L-LOIA/shiN) Shigo
4 times 1-----=--Ichiho----- Swa figure

Claims (1)

【特許請求の範囲】 １、積分器の積分容量に充電したアナログ電荷を、一定
電流で放電させ、前記積分器の出力電圧が一定電圧値に
なるまでの時間をクロック信号とカウンタで計数して、
Ａ／Ｄ変換を行う積分形Ａ／Ｄ変換回路のカウンタ回路
において、カウントを開始する前に一定の値をカウンタ
にロードすることを特徴としたＡ／Ｄ変換回路。 ２、特許請求の範囲第１項において、変換ビット数Ｍビ
ットに対し、（Ｍ＋１）ビット目のカウンタ情報値によ
り、リミッタを動作させるか否かを判断し、Ｍビット目
のカウンタ情報値により、リミッタ出力として最小値を
出力するか最大値を出力するかを決定するディジタルリ
ミッタ回路と、カウンタにクロック信号を供給するゲー
ト回路と、該ゲート回路を制御する制御回路を具備して
なり、（Ｍ＋１）ビット目のカウンタ情報値により、リ
ミッタ回路を動作させるとともに、制御回路で上記ゲー
ト回路を制御してカウンタに供給するクロック信号を停
止させることを特徴とするＡ／Ｄ変換回路。[Claims] 1. Discharging the analog charge charged in the integral capacitance of an integrator with a constant current, and counting the time until the output voltage of the integrator reaches a constant voltage value using a clock signal and a counter. ,
1. A counter circuit of an integral type A/D conversion circuit that performs A/D conversion, characterized in that a constant value is loaded into the counter before starting counting. 2. In claim 1, it is determined whether or not to operate the limiter based on the counter information value of the (M+1)th bit for the number of conversion bits M bits, and based on the counter information value of the Mth bit, It is equipped with a digital limiter circuit that determines whether to output a minimum value or a maximum value as a limiter output, a gate circuit that supplies a clock signal to a counter, and a control circuit that controls the gate circuit. ) An A/D conversion circuit characterized in that a limiter circuit is operated according to the counter information value of the th bit, and a control circuit controls the gate circuit to stop a clock signal supplied to the counter.