JPH0683071B2 - A / D converter - Google Patents
A / D converterInfo
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- JPH0683071B2 JPH0683071B2 JP59079504A JP7950484A JPH0683071B2 JP H0683071 B2 JPH0683071 B2 JP H0683071B2 JP 59079504 A JP59079504 A JP 59079504A JP 7950484 A JP7950484 A JP 7950484A JP H0683071 B2 JPH0683071 B2 JP H0683071B2
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Description
【発明の詳細な説明】 (産業上の利用分野) 本発明はアナログ信号をディジタル符号に変換する装置
に関し、特に高速に変換する手段を集積回路化するのに
適した構造に関する。Description: TECHNICAL FIELD The present invention relates to a device for converting an analog signal into a digital code, and more particularly to a structure suitable for integrating a means for converting at high speed into an integrated circuit.
(従来技術とその問題点) 従来高速にアナログ信号をディジタル符号に変換(A/D
変換)する方法として分解能をNビットとしたとき2N-1
個の電圧比較器を用いて行う全並列型A/D変換器が用い
られてきた。しかし分解能を増加しようとすると、必要
となる電圧比較器の数が大きくなり過ぎて実用的でな
い。(Conventional technology and its problems) Conventionally converted analog signals into digital codes at high speed (A / D
2 N-1 when the resolution is N bits
A fully parallel A / D converter has been used that uses a single voltage comparator. However, if the resolution is increased, the number of voltage comparators required becomes too large, which is not practical.
そこで、第1図に示すような縦続接続型A/D変換器が用
いられる。この方式に関してはH.Schmid著“Electronic
Analog/Digital Converters"(VAN NOSTRAND REIN
HOLD社刊)の318頁に詳しく書かれているので詳細は省
略するが、第1図では3ビットの並列型A/D変換器をAD
1,AD2,AD3の3個,3ビットのD/A変換器をDA1,DA2の2個
用い、入力端子イから入力される入力信号をまず第1の
A/D変換器AD1で符号化して上位3ビットの出力コードを
4,5,6より得ると共にこの出力コードを第1のD/A変換器
DA1により再生して入力信号が減じこれを増幅器A1によ
り23すなわち8倍増幅して第2のA/D変換器AD2に入力し
て次の3ビットの出力コードを得る。このコードを更に
D/A変換してAD2の入力電圧から減じて更にA2により8倍
増加し、第3のA/D変換器AD3に印加して3ビットの符号
を得ることにより合計9ビットの符号を得ている。この
場合、3ビットのA/D変換器に必要な比較器は7個であ
るから合計21個の比較器ですむ。並列型では511個であ
り、縦続型はこれに比べて大幅なハードウェアの減少が
見込めることがわかる。Therefore, a cascade connection type A / D converter as shown in FIG. 1 is used. Regarding this method, "Electronic" by H. Schmid
Analog / Digital Converters "(VAN NOSTRAND REIN
The details are omitted because it is described in detail on page 318 (published by HOLD), but in FIG. 1, a 3-bit parallel A / D converter is AD.
1, AD2, AD3 3 pieces, 3-bit D / A converter 2 pieces DA1, DA2 are used, and the input signal input from the input terminal a is first
A / D converter AD1 encodes the output code of the upper 3 bits
This output code is obtained from 4,5,6 and the first D / A converter
The signal is reproduced by DA1 and the input signal is reduced, and this is amplified by amplifier A1 by a factor of 2 3, that is, input to the second A / D converter AD2 to obtain the next 3-bit output code. Add this code further
D / A convert and subtract from the input voltage of AD2, further increase by 8 times by A2, and apply to the third A / D converter AD3 to obtain a 3-bit code to obtain a total 9-bit code. There is. In this case, the number of comparators required for the 3-bit A / D converter is 7, so a total of 21 comparators are required. The parallel type has 511 units, and it can be seen that the cascade type can significantly reduce hardware compared to this.
しかしながら縦続型では特に第1のA/D変換器、D/A変換
器共に最終分解能と等しいかそれ以上の精度、この例の
場合9ビットの精度が必要である。さもないと第2以降
の変換器の出力コードの誤差が大きくなってしまうから
である。このような制約条件はプリント基板上に組み立
てる場合部品の選択を行うことにより解決できるが、全
体を集積回路とする場合には大幅な部留りの低下を伴っ
てしまうため集積回路には向かなかった。However, particularly in the cascade type, both the first A / D converter and the D / A converter require an accuracy equal to or higher than the final resolution, in this example, 9-bit accuracy. Otherwise, the error of the output code of the second and subsequent converters will be large. Such constraints can be solved by selecting components when assembling on a printed circuit board, but if the whole is to be an integrated circuit, it is not suitable for an integrated circuit because it will result in a significant reduction in part retention. There wasn't.
同一の比較器をくり返して用いる方法として第2図に示
される例がある。本発明は1977年ISSCCDigest of Tec
hnical paperの96頁にR.H.Mccharlesらにより発表され
ており、ここでは詳細な説明は省略する。本発明は、入
力端子21に入力電圧Vimを印加し、端子22にA/D変換を行
う際の最大電圧であるリファレンス電圧VREFを印加し、
端子23にA/D変換を行う中心電圧である接地電圧を印加
する。これらの電圧をスイッチS21を介して蓄電器C21の
片方の電極に接続され、C21のもう一方の電極は第1の
演算増幅器A21と蓄電器C21およびC25スイッチS22により
構成される加算器を用いて、第2の演算増幅器A22と蓄
電器C24およびC23、スイッチS23による保持回路により
保持される電圧と加算が行われその結果を第3の演算増
幅器と蓄電器C26およびスイッチS24により構成される比
較器を用いて比較が行われる。この構造でC21,C22,C23,
C24を等しくし、C25をその2倍に選びスイッチのタイミ
ングを選んでいる。スイッチのタイミングを選択するこ
とによりまず入力電圧が比較器に伝達され接地電位と比
較されMSB 1ビットの符号を得る。次にこの電圧が保
持回路により保持される。次に前記の比較結果が正であ
ればS21を端子23の接地側から端子22のリファレンス電
圧へ、負であればリファレンス電圧から接地側へスイッ
チすることにより前記の加算器の出力として2×Vin±V
REFの演算が行われる。この電圧を比較器により比較し
て第2ビットを得る。この操作をN回くり返せばNビッ
トのA/D変換が行える。As a method of repeatedly using the same comparator, there is an example shown in FIG. The present invention is the 1977 ISSCC Digest of Tec
It was published by RH Mccharles et al. on page 96 of the hnical paper, and a detailed explanation is omitted here. The present invention applies the input voltage Vim to the input terminal 21, and applies the reference voltage V REF that is the maximum voltage when performing A / D conversion to the terminal 22,
A ground voltage, which is a central voltage for A / D conversion, is applied to the terminal 23. These voltages are connected to one electrode of the capacitor C21 via the switch S21, and the other electrode of C21 uses the adder composed of the first operational amplifier A21 and the capacitor C21 and C25 switch S22, The second operational amplifier A22, the capacitors C24 and C23, and the voltage held by the holding circuit by the switch S23 are added, and the result is compared using a third operational amplifier and a comparator composed of the capacitor C26 and the switch S24. Is done. With this structure C21, C22, C23,
C24 is made equal, C25 is selected twice, and the switch timing is chosen. By selecting the timing of the switch, the input voltage is first transmitted to the comparator and compared with the ground potential to obtain the sign of MSB 1 bit. Next, this voltage is held by the holding circuit. Next, if the comparison result is positive, S21 is switched from the ground side of the terminal 23 to the reference voltage of the terminal 22, and if negative, it is switched from the reference voltage to the ground side to output 2 × Vin as the output of the adder. ± V
REF is calculated. This voltage is compared by the comparator to obtain the second bit. If this operation is repeated N times, N-bit A / D conversion can be performed.
この方法はハードウェアが簡単でA/D変換器を構成でき
るが例えば10ビットなら10回くり返す必要がある。アナ
ログ加算をくり返すわけであるがアナログ加算の精度は
用いる演算増幅器の利得、帯域幅により大きく制限され
る。最初の加算結果の誤差は演算をくり返すことにより
どんどん大きくなるため最初の加算精度により分解能は
決ってしまう。また1回の演算に必要な演算時間は精度
を上げようとするに従い長くなる。また演算回数も比例
して増大するため高速高精度のA/D変換を行うことは不
可能である。This method is simple in hardware and can configure an A / D converter, but if it is 10 bits, it needs to be repeated 10 times. Although the analog addition is repeated, the accuracy of the analog addition is largely limited by the gain and bandwidth of the operational amplifier used. Since the error of the first addition result becomes larger and larger by repeating the calculation, the resolution is determined by the first addition accuracy. Further, the calculation time required for one calculation becomes longer as the accuracy is increased. Moreover, since the number of calculations increases proportionally, it is impossible to perform high-speed and high-precision A / D conversion.
(発明の目的) 本発明は上記各種のA/D変換器の欠点を除去し、高速か
つ高精度のA/D変換器を比較的少ないハードウェア量で
実現する手段を提供するものである。(Object of the Invention) The present invention provides means for eliminating the drawbacks of the various A / D converters described above and realizing a high-speed and highly accurate A / D converter with a relatively small amount of hardware.
(発明の構成) 本発明は、信号入力端子を二個備えた並列型のA/D変換
器と、このA/D変換器の出力符号に対して最小分解能の
分だけ少ない第1の符号に相当する電圧を入力電圧から
減ずる手段と、この減じた電圧を前記A/D変換器の分解
能をNビットとしたとき2N-1倍に増幅してこの増幅され
た電圧を前記A/D変換器のもう1つの入力端子に供給す
る手段と、前記第1符号に対して2N-1倍した符号と前記
増幅された電圧を前記A/D変換器に作用させて得られる
第2の符号とを加算する手段とを有することを特徴とす
るA/D変換器にある。(Structure of the Invention) The present invention provides a parallel type A / D converter provided with two signal input terminals, and a first code which is smaller than the output code of the A / D converter by the minimum resolution. Means for subtracting a corresponding voltage from the input voltage, and amplifying the reduced voltage by 2 N-1 times when the resolution of the A / D converter is N bits, and the amplified voltage is A / D converted. Means for supplying to another input terminal of the converter, and a second code obtained by causing the A / D converter to act on the code obtained by multiplying the first code by 2 N-1 and the amplified voltage. An A / D converter having means for adding and.
(実施例) 次に本発明の実施例について5ビット精度のA/D変換器
の実現例を第3図を参照して説明する。(Embodiment) Next, an embodiment of the present invention will be described with reference to FIG. 3 as an implementation example of a 5-bit precision A / D converter.
本実施例では、信号入力端子101に接続されたスイッチS
101と演算増幅器の出力端104に接続されたスイッチS102
により切り換えられる2つの入力端子を持ち、A/D変換
を行う際の最大電圧を与えるリファレンス電圧VGNDを加
える端子102と最小電圧−VRを加える端子103とこの2つ
の端子の間に直列に接続された抵抗R1〜R9とこれらの抵
抗の接続点と入力電圧を比較する8個の比較器CP1〜CP8
により構成されるビット並列型A/D変換器と、このA/D変
換器を構成するコンパレータの状態および外部のタイミ
ングによりスイッチ点が前記入力電圧を加える端子101
および前記VGNDを与える端子102および前記−VRを与え
る端子103の3つのどれかに接続される接点をもつ8つ
のスイッチS111〜S118およびこれらスイッチの出力点と
演算増幅器A101の負入力点の間に接続された等しい容量
をもつ蓄電器C101〜C108および前記演算増幅器A101の入
力点および出力点の間に並列に接続された前記蓄電器C1
01〜108の1つに対し2倍の容量を持つC109とスイッチS
103により構成される前記A/D変換器の出力符号に対して
最小分解能の分だけ少ない第1の符号に相当する電圧を
入力電圧から減じてこの電圧を前記A/D変換器の分解能
3ビットに対し22すなわち4倍に増幅してこの増幅され
た電圧を前記A/D変換器への入力となる前記スイッチS10
2に与える手段と、前記A/D変換器の第1の符号に対して
2N-1倍した符号と前記演算増幅器の出力に対して再び前
記A/D変換器を動作させて得られる第2の符号とを加算
して出力する手段105により構成される。前記A/D変換器
の抵抗値R1〜R9においてR2からR8は等しい値とし、R1お
よびR9はR2からR8の1/2の抵抗値に選ばれる。In this embodiment, the switch S connected to the signal input terminal 101 is
Switch S102 connected to 101 and the output 104 of the operational amplifier
Has two input terminals to be switched by, in series between the two terminals of the terminal 103 Toko applying the maximum voltage reference voltage V GND is added terminal 102 and the minimum voltage -V R give when performing A / D conversion Eight comparators CP1 to CP8 that compare the input voltage with the connected resistors R1 to R9 and the connection points of these resistors
A bit parallel type A / D converter constituted by the above, and a terminal 101 whose switch point applies the input voltage depending on the state of the comparator which constitutes this A / D converter and the external timing.
And the negative input point of the give V GND terminal 102, and the eight switches S111~S118 and output points of the switches with three contacts are connected to some terminal 103 giving -V R and operational amplifier A101 The capacitors C101 to C108 having the same capacity connected between them and the capacitor C1 connected in parallel between the input point and the output point of the operational amplifier A101.
C109 and switch S with double capacity for one of 01-108
The voltage corresponding to the first code, which is smaller than the output code of the A / D converter constituted by 103 by the minimum resolution, is subtracted from the input voltage, and this voltage is set to 3 bits of the resolution of the A / D converter. To the switch S10, which is amplified by 2 2 or 4 times and the amplified voltage is input to the A / D converter.
For the means given to 2 and the first code of the A / D converter
It is composed of means 105 for adding and outputting the code multiplied by 2 N-1 and the second code obtained by operating the A / D converter again to the output of the operational amplifier. Wherein the resistance value R1~R9 the A / D converter from R2 R8 are the same value, R1 and R9 is selected from R 2 to 1/2 of the resistance value of R 8.
次に本回路の動作を説明する。まずS101,S103はオン、S
111〜S118は信号入力端子と接続される。このときS102
はオフにする。ここで電圧比較器CP1〜CP8を動作させ
る。いま入力電圧Viを負とし、VGND=0の場合、例えば にあったとする。もしコンパレータにオフセット電圧が
全くなければCP1〜CP5は論理1となり、CP6〜CP8は論理
零となるが、コンパレータに よりすこし少いすなわち本例の3ビットA/D変換器に よりすこし少いオフセットがあると、 ではCP5も論理零をとる場合がある。また ではCP6も論理1をとる場合が生ずる。従来の方式では
この2つの場合、正常な出力が得られない。いま前記の
条件式を満たす入力電圧で、CP1〜CP6が論理1であった
としよう。すなわち−10/16VRef>Vi>−11/16VRefであ
ったとする。すると並列型A/D変換器の出力は負の方向
にフルスケールをとると本来“110"となるべきものが
“110"となる。このとき加算を作う第1の符号としては
出力コードから1を減じたコード“101"を加算を行う手
段105に貯える。この変換はPLA,ROM論理回路等の手段と
フリップフロップにより容易に行える。前記の各コンパ
レータの結果は加算を行う手段105に送られると共S103
を開いてから各末尾の番号に一致するスイッチS112〜S1
18を駆動して論理1の場合にはVGNDに、論理零の場合−
VREFに、切り換える制御を行う。このときS111だけは常
にVGNDに切り変えられる。CP1〜CP6が論理零の場合S112
〜S116は−VRefに接続されS117,S118はVGNDに接続され
る。するとA101の出力電圧は電荷保存則を用いて計算で
き なる出力が得られる。すなわち本例の場合入力電圧は負
にとっているから第1の符号“101"に対応した だけ入力電圧より高い電圧を4倍した電圧が出力され
る。すなわち出力電圧は となる。したがってS101を開きS102を閉じて再びA/D変
換器に作用させて第2の符号3ビットを得、第1の符号
を4倍した2進符号“10100"と加え合わせることにより
5ビットのA/D変換が3ビット精度のA/D変換器を2回動
作させることで得られる。第2回目の入力電圧は0>4
(Vin+5/8VRef)>−1/4VRefであるから第2回目の変
換による出力符号のMSBは必ず零となり、加算結果には
上位に対してキャリーが生ずることはなく、正しい変換
が行われる。第1の符号を4倍することは5ビットの加
算器の上位3ビットに加算入力を与えることにより達成
できる。Next, the operation of this circuit will be described. First, S101 and S103 are on, S
111 to S118 are connected to signal input terminals. At this time S102
Turn off. Here, the voltage comparators CP1 to CP8 are operated. If the input voltage Vi is negative and V GND = 0, for example, Suppose If there is no offset voltage in the comparator, CP1 to CP5 will be logic 1 and CP6 to CP8 will be logic zero, but A little less, that is, in the 3-bit A / D converter of this example With a little less offset, Then CP5 may take a logical zero. Also In that case, CP6 may take the logic 1. In the conventional method, a normal output cannot be obtained in these two cases. Now, assume that CP1 to CP6 are logic 1 with an input voltage satisfying the above conditional expression. That assumed to be -10 / 16V R ef>Vi> -11 / 16V R ef. Then, the output of the parallel A / D converter becomes "110" when it should be "110" when full scale is taken in the negative direction. At this time, a code "101" which is obtained by subtracting 1 from the output code is stored in the addition means 105 as the first code for adding. This conversion can be easily performed by means such as PLA and ROM logic circuits and flip-flops. When the result of each of the above comparators is sent to the addition means 105,
Switch to match each ending number after opening S112 to S1
18 is driven to V GND for logic 1 and for logic zero −
Control to switch to V REF . At this time, only S111 is always switched to V GND . When CP1 to CP6 are logic zero S112
~S116 is connected to -V R ef S117, S118 are connected to V GND. Then the output voltage of A101 can be calculated using the law of conservation of charge. Output is obtained. In other words, in the case of this example, the input voltage is kept negative, so the first code corresponds to "101". A voltage that is four times the voltage higher than the input voltage is output. That is, the output voltage is Becomes Therefore, S101 is opened, S102 is closed, the A / D converter is acted again to obtain the second code 3 bits, and the first code is added to the binary code "10100" multiplied by 4 to add the 5-bit A The / D conversion can be obtained by operating the 3-bit precision A / D converter twice. The second input voltage is 0> 4
(Vin + 5 / 8V R ef )> - 1 / 4V R because it is ef MSB of the output code according to a second round of transformation is always becomes zero, never carry occurs to the upper in addition result, the correct conversion Done. Quadrupling the first code can be accomplished by providing the add input to the upper 3 bits of the 5-bit adder.
(発明の効果) 本発明を用いれば、3ビット精度のA/D変換器に限ら
ず、一般にnビット精度の並列型A/D変換器を用いて2n
−1ビット精度のA/D変換器が2回の変換のくり返しで
構成できる。(Effects of the Invention) According to the present invention, not only a 3-bit precision A / D converter but generally a n-bit precision parallel A / D converter
A 1-bit precision A / D converter can be configured by repeating conversion twice.
したがって通常精度を向上させることは困難であるが高
速である特徴を有する並列型A/D変換器を2倍近く精度
を向上させることができると共にくり返し回数も2回で
あるため、誤差の入り込む可能性も少なく高速正も保た
れる。Therefore, it is difficult to improve the normal accuracy, but it is possible to improve the accuracy of the parallel type A / D converter, which has the characteristic of being high speed, nearly twice as much, and the number of repetitions is 2 times, so errors can be introduced. There is little property and high speed is maintained.
第1図は並列型A/D変換器を継続接続して分解能を向上
させる従来例のブロック図。AD1〜AD3は3ビット並列型
A/D変換器DA1〜DA3は3ビットD/A変換器A1,A2は演算増
幅器。第2図は同一比較回路をくり返し使用して分解能
を向上させる従来例の回路図。A21,A22は演算増幅器A23
は比較器。第3図は本発明で5ビット精度のA/D変換を
行う実施例の回路図。CP1〜CP8は比較器、A101は演算増
幅器、105は比較器の結果を2進符号化し、加算を行う
手段。FIG. 1 is a block diagram of a conventional example in which a parallel type A / D converter is continuously connected to improve the resolution. AD1 to AD3 are 3-bit parallel type
A / D converters DA1 to DA3 are 3-bit D / A converters A1 and A2 are operational amplifiers. FIG. 2 is a circuit diagram of a conventional example in which the same comparison circuit is repeatedly used to improve the resolution. A21 and A22 are operational amplifiers A23
Is a comparator. FIG. 3 is a circuit diagram of an embodiment for performing A / D conversion with 5-bit precision according to the present invention. CP1 to CP8 are comparators, A101 is an operational amplifier, and 105 is a means for binary-coding the result of the comparator and performing addition.
Claims (1)
換器と、このA/D変換器の出力符号に対して最小分解能
の分だけ少ない第1の符号に相当する電圧を入力電圧か
ら減ずる手段と、この減じた電圧を前記A/D変換器の分
解能をNビットとしたとき2N-1倍に増幅してこの増幅さ
れた電圧を前記A/D変換器のもう1つの入力端子に供給
する手段と、前記第1の符号に対して2N-1倍した符号と
前記増幅された電圧を前記A/D変換器に作用させて得ら
れる第2の符号とを加算する手段とを有することを特徴
とするA/D変換器。1. A parallel type A / D converter provided with two signal input terminals, and a voltage corresponding to a first code which is smaller than the output code of the A / D converter by the minimum resolution. Means for subtracting from the input voltage, and this subtracted voltage is amplified by 2 N-1 times when the resolution of the A / D converter is N bits, and the amplified voltage is added to the other of the A / D converter. A means for supplying to one input terminal, a code obtained by multiplying the first code by 2 N-1 times and a second code obtained by causing the amplified voltage to act on the A / D converter are added. A / D converter having means for performing.
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---|---|---|---|
JP59079504A JPH0683071B2 (en) | 1984-04-20 | 1984-04-20 | A / D converter |
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Publications (2)
Publication Number | Publication Date |
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JPS60223328A JPS60223328A (en) | 1985-11-07 |
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JP59079504A Expired - Lifetime JPH0683071B2 (en) | 1984-04-20 | 1984-04-20 | A / D converter |
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- 1984-04-20 JP JP59079504A patent/JPH0683071B2/en not_active Expired - Lifetime
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