JPS62262582A - Composite synchronizing signal separation circuit - Google Patents
Composite synchronizing signal separation circuitInfo
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- JPS62262582A JPS62262582A JP10612486A JP10612486A JPS62262582A JP S62262582 A JPS62262582 A JP S62262582A JP 10612486 A JP10612486 A JP 10612486A JP 10612486 A JP10612486 A JP 10612486A JP S62262582 A JPS62262582 A JP S62262582A
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Landscapes
- Synchronizing For Television (AREA)
Abstract
Description
【発明の詳細な説明】
［＠ 要］
テレビ信号などのＥ Ｉ Ａ−４３１７０規格の映像信
号に重畳されている複合同期信号から垂直同期信号を分
離する手段として、従来、回路に挿入した蓄電器の静電
容量による充放電の特性を利用して得たパルス幅の相違
による電圧変化によりトランジスタを駆動して回路を開
閉する方式が採られていたが、経年による静電容量やト
ランジスタの特性の変化のため、長期にわたっての安定
な動作を期待し難いという 問題点があった。本発明は
このような従来の問題点を解決するため、クロックパル
スを計数することによりディジタル的に一定時間を作り
出す回路を複合同期信号のパルスによって駆動して、該
一定時間内の複合同期信号のパルスの状態から垂直同期
信号を分離するとともに、更にフィールドを識別する信
号を分離生成することの可能な回路に係る技術を開示し
ている。[Detailed Description of the Invention] [@Required] Conventionally, as a means for separating a vertical synchronization signal from a composite synchronization signal superimposed on a video signal of the EIA-43170 standard such as a television signal, a capacitor inserted in a circuit has been used. A method was adopted in which the transistor was driven to open and close the circuit by voltage changes due to differences in pulse width obtained by utilizing the charging and discharging characteristics of capacitance, but changes in capacitance and transistor characteristics over time were adopted. Therefore, there was a problem in that it was difficult to expect stable operation over a long period of time. In order to solve these conventional problems, the present invention drives a circuit that digitally generates a fixed time by counting clock pulses with the pulses of a composite synchronizing signal, and calculates the output of the composite synchronizing signal within the fixed time. The present invention discloses a technology related to a circuit that can separate a vertical synchronization signal from a pulse state and further separate and generate a signal for identifying a field.
［産業上の利用分野］
本発明は複合同期信号の分離回路に関し、特にＥＩＡ−
Ｒ８１７０規格に準拠した映像信号から垂直同期信号や
フィールド識別信号を生成する回路に係る。[Industrial Application Field] The present invention relates to a composite synchronization signal separation circuit, and in particular to an EIA-
The present invention relates to a circuit that generates a vertical synchronization signal and a field identification signal from a video signal compliant with the R8170 standard.
［従来の技術］
ディジタル画像処理は、近年半導体技術特にメモリ技術
の進歩に伴いＦ Ａ （Ｆａｃｔｏｒｙ 八ｕｔｏｍａ
−ｔｉｏｎ）、ＯＡ （Ｏｆｆ ｉｃｅ Ａｕｔｏｍａ
ｔｉｏｎ）、ロボット・ビジョン関係、医療関係に取り
入れられ実用化の傾向が見られてきた。その中で、人間
の視覚間等の処理を実現するために現行のビデオカメラ
やテレビのスピードでディジタル画像処理を実現するこ
とが要求されてきている。現行のビデオカメラやテレビ
の映像信号は垂直同期信号、水平同期信号、映像信号が
アナログ波形で１本の信号に複合されている。この信号
規格をＥＩＡ−Ｒ３１７０と呼ぶ、ディジタル画像処理
を行なうためにはこのような複合同期信号からディジタ
ルの垂直同期信号、水平同期信号、フレーム識別信号な
どを安定に分離することが必要となる。[Prior Art] Digital image processing has become more popular in recent years due to advances in semiconductor technology, especially memory technology.
-tion), OA (Office Automation)
tion), robotics, vision, and medical care, and there is a trend towards practical application. Under these circumstances, there is a growing demand for digital image processing at the speed of current video cameras and televisions in order to realize processing between human vision. The video signals of current video cameras and televisions have a vertical synchronization signal, a horizontal synchronization signal, and a video signal combined into a single analog waveform signal. This signal standard is called EIA-R3170, and in order to perform digital image processing, it is necessary to stably separate digital vertical synchronization signals, horizontal synchronization signals, frame identification signals, etc. from such composite synchronization signals.
第３図は従来の垂直同期信号の分離方式の例を説明する
図であって、（ａ）は複合同期信号の一部を、（ｂ）は
これに対応する蓄電器の充放電特性を、（ｃ）は該充放
電特性の電圧の変化と、しきい値から生成した垂直同期
信号を示しており、図中のＨなる記号は水平同期の周期
を、また、（ア）（イ）で示される線分はしきい値を示
している。FIG. 3 is a diagram illustrating an example of a conventional vertical synchronization signal separation method, in which (a) shows a part of the composite synchronization signal, and (b) shows the charging and discharging characteristics of the corresponding capacitor. c) shows the voltage change of the charge/discharge characteristics and the vertical synchronization signal generated from the threshold value, and the symbol H in the figure indicates the period of horizontal synchronization, and (a) and (b) indicate the period of horizontal synchronization. The line segment shown indicates the threshold value.
すなわち、（ａ）に示す複合同期信号が分離回路の蓄電
器に印加されたときパルス幅の小さい場合には、蓄電器
の充電が開始されても、その端子電圧が上昇する間もな
く放電されてしまうが、パルス幅が大であると、（ｂ）
に示すように、その間に蓄電器が徐々に充電されて、端
子電圧が電源電圧に近付く、この電圧変化を（ア）（イ
）で示すしきい値を境として検出して、これによりトラ
ンジスタを開閉することにより垂直同期信号を生成分離
している。In other words, when the composite synchronization signal shown in (a) is applied to the capacitor of the separation circuit, if the pulse width is small, even if the capacitor starts charging, it will be discharged soon after its terminal voltage rises. If the pulse width is large, (b)
As shown in the figure, the capacitor is gradually charged during this time, and the terminal voltage approaches the power supply voltage. This voltage change is detected at the threshold shown in (a) and (b), and this opens and closes the transistor. By doing this, vertical synchronization signals are generated and separated.
［発明が解決しようとする問題点］
上述したような従来の垂直同期信号を分離する回路に見
られるような蓄電器の充放電特性を利用する回路におい
ては、蓄電器の静電容量と絶縁抵抗によって動作点が左
右されることになるが、これらの電気的特性は動作環境
や経年によって変化するものであるため、長期にわたっ
て安定に動作する回路を実現することが困難であるとい
う問題点があった。[Problems to be Solved by the Invention] In a circuit that utilizes the charging and discharging characteristics of a capacitor, such as that seen in the conventional circuit for separating vertical synchronization signals as described above, the circuit operates based on the capacitance and insulation resistance of the capacitor. However, since these electrical characteristics change depending on the operating environment and aging, there has been a problem in that it is difficult to realize a circuit that operates stably over a long period of time.
更に、このような蓄電器の充放電特性を利用して作成し
た制Ｗｔ圧を用いて制御されるトランジスタの側におい
ても、導通開放に係る特性の再現性の良さと安定性が求
められるがこのような特性の良いトランジスタを得るの
が困難であるという問題点があった。Furthermore, good reproducibility and stability of the characteristics related to conduction and opening are required for transistors that are controlled using the control Wt pressure created using the charging and discharging characteristics of capacitors. The problem was that it was difficult to obtain transistors with good characteristics.
本発明は、このような従来の問題点に鑑み、上述のよう
な電気回路のアナログ動作に依存す定確実に複合同期信
号を分離することのできる手段を提供することを目的と
している。SUMMARY OF THE INVENTION In view of these conventional problems, it is an object of the present invention to provide means that can reliably separate a composite synchronization signal depending on the analog operation of an electric circuit as described above.
［問題点を解決するための手段］
本発明によれば上述した目的は前記特許請求の範囲に記
載のとおり、複合同期信号のパルスによって、クロック
パルスを計数するカウンタを起動し、該カウンタの値が
予め定めた値に達したときの複合同期信号の極性によっ
て、立上りおよび立下りが規整される信号を垂直同期信
号として複合同期信号から分離する回路と、該垂直同期
信号の立上りまたは立下り時点から複合同期信号のパル
ス数を計数し一定数に達したとき該一定数に達した最後
のパルスから一定時間経過後に複合同期信号のパルスが
到来するか否かによって該当する映像信号が第一フィー
ルドのものであるか第二フィールドのものであるかを識
別する回路とを有することを特徴とする複合同期信号分
離回路により達成される。[Means for Solving the Problems] According to the present invention, the above-mentioned object is achieved by starting a counter that counts clock pulses by a pulse of a composite synchronization signal, and calculating the value of the counter. A circuit that separates a signal whose rise and fall are regulated by the polarity of the composite synchronization signal when it reaches a predetermined value from the composite synchronization signal as a vertical synchronization signal, and a rising or falling point of the vertical synchronization signal. The number of pulses of the composite sync signal is counted from , and when it reaches a certain number, the corresponding video signal is determined as the first field depending on whether a pulse of the composite sync signal arrives after a certain period of time has elapsed since the last pulse that reached the certain number. This is achieved by a composite synchronizing signal separation circuit characterized in that it has a circuit for discriminating whether the synchronizing signal is from the first field or the second field.
［実 施 例］
第１図は本発明の１実施例の回路図であって、１〜５は
フリップフロップ回路、６〜１０はカウンタ回路、１１
はナンド（Ｎ Ａ Ｎ Ｄ ）ゲート、１２はノア（Ｎ
ＯＲ）ゲート、１３はシフトレジスタを表している。[Embodiment] FIG. 1 is a circuit diagram of an embodiment of the present invention, in which 1 to 5 are flip-flop circuits, 6 to 10 are counter circuits, and 11 are flip-flop circuits.
is a Nando (N A N D ) gate, and 12 is a Noah (N
OR) gate, 13 represents a shift register.
第２図は各信号の時間的関係を示すタイムチャートであ
って、（ａ）は第１フイールドの場合を、（ｂ）は第２
フイールドの場合を示しており、１４は垂直同期後７発
目のパルス、１５は垂直同期後６発目のパルスを表して
いる。FIG. 2 is a time chart showing the temporal relationship of each signal, in which (a) shows the case of the first field, and (b) shows the case of the second field.
The case of a field is shown, and 14 represents the seventh pulse after vertical synchronization, and 15 represents the sixth pulse after vertical synchronization.
以下、第１図および第２図に基づいて本実施例の動作等
について説明する。The operation of this embodiment will be explained below based on FIG. 1 and FIG. 2.
複合同期信号は１画面を奇数行（第１フイールド）と偶
数行（第２フイールド）に分けて生成されている。この
フィールドを識別し第１フイールドと第２フイールドを
判別することで１フレーム（１画面）を認識する。この
複合同期信号を第１図および第２図において５ＹＮＣと
表示している。この５ＹＮＣ信号は、第１フイールドと
第２フイールドでは、第２図（ａ）、（ｂ）に示すよう
な違いがある。また、第２図では垂直同期付近のみを示
しているが、他の部分は、第１フイールドも第２フイー
ルドも同じである。The composite synchronization signal is generated by dividing one screen into odd-numbered rows (first field) and even-numbered rows (second field). One frame (one screen) is recognized by identifying this field and distinguishing between the first field and the second field. This composite synchronization signal is indicated as 5YNC in FIGS. 1 and 2. This 5YNC signal has a difference between the first field and the second field as shown in FIGS. 2(a) and 2(b). Although FIG. 2 only shows the vicinity of vertical synchronization, the other parts are the same for both the first field and the second field.
これらの、５ＹＮＣ信号の“旧ｇ）、＋＋の部分は垂直
同期信号部分以外は４．６μＳｅｅ〜４．８μｓｅｃで
ある。（ＥＩＡ（Ｒ３−１０７Ａ）規格）そこで、本回
路ではカウンタ６．７とフリップフロップ１によって、
ディジタルワンショットを構成し、５ＹＮＣ信号の“旧
ｇｈ ”の部分を“＊ＣＫ １０Ｍ”によって６．４．
ｕｓｅｃ程度に伸長している。この信号で５ＹＮＣ信号
を再びサンプリングすることによって“ＶＤ信号″′を
抽出している。これが、先に説明した垂直同期信号に相
当する。ディジタル画像入力としては、このＶＤ信号だ
けではフィールドが第１フイールドであるのか第２フイ
ールドであるのかを識別できないし、１つのフィールド
の先頭行も識別できない。These “old g) and ++ portions of the 5YNC signal are 4.6 μSee to 4.8 μsec except for the vertical synchronization signal portion.(EIA (R3-107A) standard) Therefore, in this circuit, the counter 6.7 and By flip-flop 1,
A digital one-shot is configured, and the "old gh" part of the 5YNC signal is converted to 6.4. by "*CK 10M".
It has been extended to about USEC. By sampling the 5YNC signal again using this signal, the "VD signal"' is extracted. This corresponds to the vertical synchronization signal described above. When inputting a digital image, this VD signal alone cannot distinguish whether a field is the first field or the second field, nor can it identify the first row of one field.
そこで、まずフレームの先頭を識別する。規格では、垂
直同期の後に１／２Ｈ幅のパルス列が第１フイールドの
場合７発存在する。そこで、各１／２Ｈ幅のパルスの“
旧ｇｈ”の部分を１／２Ｈ以上ＩＨ未満の幅に伸長させ
、７発目の存在を識別する。これによって生成される信
号がフレームの先頭を意味する“ＦＴｏＰ信号″である
。Therefore, first, identify the beginning of the frame. According to the standard, there are seven 1/2H width pulse trains in the first field after vertical synchronization. Therefore, each 1/2H width pulse “
The "old gh" part is expanded to a width of 1/2H or more and less than IH, and the existence of the seventh shot is identified.The signal generated thereby is the "FToP signal" which means the beginning of the frame.
このＦＴｏＰ信号の立上りエツジで“１″のサンプリン
グを行い、フィールド識別信号でリセットを行うような
フリップフロップ５により、現在のフィールドが第１フ
イールドであるか第２フイールドであるのかを識別する
“＊ＥＶＥＮ信号パを生成している。そしてこの５Ｅ
ＶＥＮ信号と ＶＤ信号の遅延を ＯＲすることにより
“＊ＦＲＥＮ信号゛′を生成する。この＊ＦＲＥＮ信号
は１フレームの有効期間を意味するもので、この信号を
基準にディジタルＡ／Ｄ変換することにより正確に１フ
レ一ム単位で映像をサンプリングすることができる。A flip-flop 5 that samples "1" at the rising edge of this FToP signal and resets it with the field identification signal identifies whether the current field is the first field or the second field. EVEN signal is generated.And this 5E
The "*FREN signal" is generated by ORing the delays of the VEN signal and the VD signal. This *FREN signal means the valid period of one frame, and digital A/D conversion is performed based on this signal. This makes it possible to accurately sample video on a frame-by-frame basis.
更に、この＊ＦＲＥＮ信号と５ＹＮＣ信号をＡＮｎオス
、′シム−上り １粁内山方加デ一々皿間を知ることが
できる。Furthermore, the *FREN signal and the 5YNC signal can be used to determine the difference between the ANn male and the 1-up Uchiyamakata.
［発明の効果〕
以上説明したように本発明の複合同期信号分離回路は、
総てディジタル回路によって構成されるものであるから
、経年や環境の変化によって特性が変化することがなく
、長期にわたって安定した動作が期待できる信頼性の高
い回路を実現することができる。[Effects of the Invention] As explained above, the composite synchronization signal separation circuit of the present invention has the following effects:
Since the circuit is entirely composed of digital circuits, its characteristics do not change due to aging or changes in the environment, making it possible to realize a highly reliable circuit that can be expected to operate stably over a long period of time.
また、ディジタル画像処理を行うとき必要なフィールド
識別信号、フレーム識別信号、垂直同期信号および水平
同期信号も同時に生成することができる利点がある。Another advantage is that field identification signals, frame identification signals, vertical synchronization signals, and horizontal synchronization signals necessary for digital image processing can be generated simultaneously.
第１図は本発明の１実施例の回路図、第２図は各信号の
時間的関係を示すタイムチャート、第３図は従来の垂直
同期信号の分離方式の例を説明する図である。
１〜５・・・・・・フリップフロ７１回路、６〜１０・
・・・・・カウンタ回路、１１・・・・・・ナントゲー
ト、１２・・・・・・ノアゲート、１３・・・・・・シ
フトレジスタ、１４・・・・・・垂直同期後７発目のパ
ルス、１５・・・用垂直同期後６発目のパルス
代理人 弁理士 井 桁 貞 −“ ′“ＸＦＲＥＮ
冬繍号の詩Ｍ＠′！Ａ係を示すタイムチャート従来の＊
＊同同期呼号弁型２方武１説朗する同第 ３ 図FIG. 1 is a circuit diagram of one embodiment of the present invention, FIG. 2 is a time chart showing the temporal relationship of each signal, and FIG. 3 is a diagram illustrating an example of a conventional vertical synchronization signal separation method. 1 to 5...Flip flow 71 circuits, 6 to 10.
... Counter circuit, 11 ... Nants gate, 12 ... Noah gate, 13 ... Shift register, 14 ... 7th shot after vertical synchronization Pulse, 6th pulse agent after vertical synchronization for 15...Patent attorney Sada Igata −“ ′”XFREN Winter Festival Poem M@′! Time chart showing Section A Conventional *
*Figure 3 of the same synchronized call valve type 2-way 1 explanation
Claims (1)
するカウンタを起動し、該カウンタの値が予め定めた値
に達したときの複合同期信号の極性によって、立上りお
よび立下りが規整される信号を垂直同期信号として複合
同期信号から分離する回路と、該垂直同期信号の立上り
または立下り時点から複合同期信号のパルス数を計数し
一定数に達したとき該一定数に達した最後のパルスから
一定時間経過後に複合同期信号のパルスが到来するか否
かによって該当する映像信号が第一フィールドのもので
あるか第二フィールドのものであるかを識別する回路と
を有することを特徴とする複合同期信号分離回路。The pulse of the composite synchronization signal starts a counter that counts clock pulses, and when the value of the counter reaches a predetermined value, the polarity of the composite synchronization signal determines the vertical synchronization of the signal whose rising and falling edges are regulated. A circuit that separates the signal from the composite synchronization signal, and a circuit that counts the number of pulses of the composite synchronization signal from the rising or falling point of the vertical synchronization signal, and when a certain number is reached, a certain period of time has elapsed since the last pulse that reached the certain number. A compound synchronization signal separation device comprising: a circuit for identifying whether a corresponding video signal is of the first field or of the second field depending on whether a pulse of the compound synchronization signal arrives later. circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10612486A JPS62262582A (en) | 1986-05-09 | 1986-05-09 | Composite synchronizing signal separation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10612486A JPS62262582A (en) | 1986-05-09 | 1986-05-09 | Composite synchronizing signal separation circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62262582A true JPS62262582A (en) | 1987-11-14 |
Family
ID=14425680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10612486A Pending JPS62262582A (en) | 1986-05-09 | 1986-05-09 | Composite synchronizing signal separation circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62262582A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE40396E1 (en) | 1996-06-21 | 2008-06-24 | Samsung Electronics Co., Ltd. | Method for detecting and separating vertical and horizonal synchronous signals from computer system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5251814A (en) * | 1975-10-24 | 1977-04-26 | Hitachi Ltd | Synchronizing separation circuit |
-
1986
- 1986-05-09 JP JP10612486A patent/JPS62262582A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5251814A (en) * | 1975-10-24 | 1977-04-26 | Hitachi Ltd | Synchronizing separation circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE40396E1 (en) | 1996-06-21 | 2008-06-24 | Samsung Electronics Co., Ltd. | Method for detecting and separating vertical and horizonal synchronous signals from computer system |
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