JPH01226212A - 入力データ−クロック間の位相調整用回路 - Google Patents
入力データ−クロック間の位相調整用回路Info
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- JPH01226212A JPH01226212A JP5201788A JP5201788A JPH01226212A JP H01226212 A JPH01226212 A JP H01226212A JP 5201788 A JP5201788 A JP 5201788A JP 5201788 A JP5201788 A JP 5201788A JP H01226212 A JPH01226212 A JP H01226212A
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- 230000001934 delay Effects 0.000 claims abstract description 7
- 238000001514 detection method Methods 0.000 claims description 17
- 230000003111 delayed effect Effects 0.000 claims description 15
- 238000010586 diagram Methods 0.000 description 16
- 230000000630 rising effect Effects 0.000 description 8
- 230000004397 blinking Effects 0.000 description 6
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
(、−MO3型LSI等の集積回路の人力データに対す
る入力データークロック間の位相調整用回路に関し、 入力クロックのセットアンプ/ホールド時間の確保を簡
単にできるようにすることを目的とし、入力クロックを
データのダミーとして用いてデータークロック間の位相
調整をオン/オフモニタ出力により行い、或いは、一定
時間遅延させたデータと遅延させないデータとを同しク
ロックでラッチし、データの可変域にデータの変化点が
入るようにデータークロック間の位相調整をオン/オフ
モニタ出力により行い、又は、反転した関係にある2つ
のクロ・ンクを用いてう・ンチした2つのデータを比較
して常に半ビットシフトした関係になるようにデークー
クロツタ間の位相調整をオン/オフモニタ出力により行
うことによりマージン時間としてのクロックの立ち上が
りのセットアツプ/ホールド時間内にデータの変化点が
存在しないように構成する。
る入力データークロック間の位相調整用回路に関し、 入力クロックのセットアンプ/ホールド時間の確保を簡
単にできるようにすることを目的とし、入力クロックを
データのダミーとして用いてデータークロック間の位相
調整をオン/オフモニタ出力により行い、或いは、一定
時間遅延させたデータと遅延させないデータとを同しク
ロックでラッチし、データの可変域にデータの変化点が
入るようにデータークロック間の位相調整をオン/オフ
モニタ出力により行い、又は、反転した関係にある2つ
のクロ・ンクを用いてう・ンチした2つのデータを比較
して常に半ビットシフトした関係になるようにデークー
クロツタ間の位相調整をオン/オフモニタ出力により行
うことによりマージン時間としてのクロックの立ち上が
りのセットアツプ/ホールド時間内にデータの変化点が
存在しないように構成する。
[産業上の利用分野]
本発明は、入力データークロック間の位相調整用回路に
関し、特にC−MO3型LSI等の集積回路の入力デー
タに対する入力データークロック間の位相調整用回路に
関するものである。
関し、特にC−MO3型LSI等の集積回路の入力デー
タに対する入力データークロック間の位相調整用回路に
関するものである。
最近の集積回路のように高集積化され、また動作が高速
化されるにつれてクロックによる入力データの正確な読
み込みが必要になって来ている。
化されるにつれてクロックによる入力データの正確な読
み込みが必要になって来ている。
第11図に示すように、一般に集積回路100の入力デ
ータDの読み込みは入力クロックCLj(によって行わ
れるが、この場合、クロックの立ち上がりで入力データ
を読み込むとき、そのクロックの立ち上がり時点の前の
一定時間(セットアツプ時間)と立ち上がり時点の後の
一定時間(ホールド時間)とは立ち上がり波形が一定の
傾きを持った過渡状態にあるため、これらのセットアツ
プ時間とホールド時間内に入力データの変化点が入って
しまうと、読み込んだデータが不定となり誤りが生して
しまう。
ータDの読み込みは入力クロックCLj(によって行わ
れるが、この場合、クロックの立ち上がりで入力データ
を読み込むとき、そのクロックの立ち上がり時点の前の
一定時間(セットアツプ時間)と立ち上がり時点の後の
一定時間(ホールド時間)とは立ち上がり波形が一定の
傾きを持った過渡状態にあるため、これらのセットアツ
プ時間とホールド時間内に入力データの変化点が入って
しまうと、読み込んだデータが不定となり誤りが生して
しまう。
そこで、従来においては、入力データDを集積回路10
0に取り込む前に集積回路】00の外部のプリント基板
102に遅延回路101を設け、この遅延回路10】の
ショートピン103でショートして遅延調整を行い、そ
の結果をシンクロスコープ等の測定器104で測定する
ことにより入力データの真ん中に入力クロックが位置す
るようにしてクロックの立ち上がり時点と入力データの
変化点が一致しないようにし、その後、ショートピン1
03を固定させるようにしている。
0に取り込む前に集積回路】00の外部のプリント基板
102に遅延回路101を設け、この遅延回路10】の
ショートピン103でショートして遅延調整を行い、そ
の結果をシンクロスコープ等の測定器104で測定する
ことにより入力データの真ん中に入力クロックが位置す
るようにしてクロックの立ち上がり時点と入力データの
変化点が一致しないようにし、その後、ショートピン1
03を固定させるようにしている。
これにより、個々の集積回路へ入力されるデータの入力
タイミングのセットアツプ/ホールド時間(クロックの
立ち上がり時点のマージン)のバラツキを言周整してい
る。
タイミングのセットアツプ/ホールド時間(クロックの
立ち上がり時点のマージン)のバラツキを言周整してい
る。
〔発明が解決しようとする課題]
上記のような入力データに対する入力クロックの調整回
路を用いた場合、集積回路100の動作速度が速くなる
とデータの幅が狭くなるので、クロックの遅延調整が少
しでも早目になるとセットアツプ時間にかかってしまい
、少しでも遅日になるとホールド時間にかかってしまう
ことになる。
路を用いた場合、集積回路100の動作速度が速くなる
とデータの幅が狭くなるので、クロックの遅延調整が少
しでも早目になるとセットアツプ時間にかかってしまい
、少しでも遅日になるとホールド時間にかかってしまう
ことになる。
これは、集積度が高くなればなる程、集積回路のバラツ
キが大きくなるため、入力データの誤りが増大するとい
う問題点があった。
キが大きくなるため、入力データの誤りが増大するとい
う問題点があった。
また、このような微妙な調整を行うために使用される測
定器は高精度のものでなければならなかった。
定器は高精度のものでなければならなかった。
従って、本発明は、集積回路の入力データに対する入力
データークロック間の位相調整用回路において、入力ク
ロックのセットアツプ/ホールド時間の確保を簡単にで
きるようにすることを目的とする。
データークロック間の位相調整用回路において、入力ク
ロックのセットアツプ/ホールド時間の確保を簡単にで
きるようにすることを目的とする。
上記の目的を達成するため、第1の本発明に係る入力デ
ータークロック間の位相調整用回路では、第1図に示す
ように、集積回路1の外部にあって、入力クロックを遅
延する遅延回路2と、該遅延回路2力ごらの遅延クロッ
ク毎に入力データをラッチする第1のラッチ回路3と、
該遅延クロックと該入力データのうち調整時のみ該遅延
クロックを選択するためのセレクタ4とを備え、また、
集積回路1の内部において、セレクタ4の出力を該入力
クロック毎にラッチしてモニタ出力を発生する第2のラ
ッチ回路5とを備えている。そして、この場合、遅延回
路2は、両モニタ出力が一致するように調整可能になっ
ている。
ータークロック間の位相調整用回路では、第1図に示す
ように、集積回路1の外部にあって、入力クロックを遅
延する遅延回路2と、該遅延回路2力ごらの遅延クロッ
ク毎に入力データをラッチする第1のラッチ回路3と、
該遅延クロックと該入力データのうち調整時のみ該遅延
クロックを選択するためのセレクタ4とを備え、また、
集積回路1の内部において、セレクタ4の出力を該入力
クロック毎にラッチしてモニタ出力を発生する第2のラ
ッチ回路5とを備えている。そして、この場合、遅延回
路2は、両モニタ出力が一致するように調整可能になっ
ている。
また、第2の本発明では、第2図に示すように、集積回
路1の外部にあって、該入力データを遅延させる可変遅
延回路2を備え、集積回路1の内部において、可変遅延
回路2からの入力データをデータ可変域より小さい遅延
時間だけ遅延させる固定遅延回路11と、固定遅延回路
11の出力及び該入力データを該入力クロック毎にそれ
ぞれラッチする第1及び第2のラッチ回路12.13と
、両ラッチ回路12.13の出力の不一致を検出してモ
ニタ出力を発生する不一致検出回路14とを備えている
。そして、可変遅延回路2は、該モニタ出力が不一致検
出出力とならないように調整可能になっている。
路1の外部にあって、該入力データを遅延させる可変遅
延回路2を備え、集積回路1の内部において、可変遅延
回路2からの入力データをデータ可変域より小さい遅延
時間だけ遅延させる固定遅延回路11と、固定遅延回路
11の出力及び該入力データを該入力クロック毎にそれ
ぞれラッチする第1及び第2のラッチ回路12.13と
、両ラッチ回路12.13の出力の不一致を検出してモ
ニタ出力を発生する不一致検出回路14とを備えている
。そして、可変遅延回路2は、該モニタ出力が不一致検
出出力とならないように調整可能になっている。
更に、第3の本発明では、第3図に示すように、集積回
路1の外部にあって、該入力データを遅延させる可変遅
延回路2を備え、集積回路1の内部において、該入力ク
ロックを反転するインバータ21と、該可変遅延回路2
からの入力データを該入力クロック及び反転入力クロッ
ク毎にそれぞれラッチする第1及び第2のラッチ回路2
2.23と、両ラッチ回路22.23の出力が半ビット
シフトしているか否かを検出してモニタ出力を発生する
半ビットシフト検出回路24とを備えている。
路1の外部にあって、該入力データを遅延させる可変遅
延回路2を備え、集積回路1の内部において、該入力ク
ロックを反転するインバータ21と、該可変遅延回路2
からの入力データを該入力クロック及び反転入力クロッ
ク毎にそれぞれラッチする第1及び第2のラッチ回路2
2.23と、両ラッチ回路22.23の出力が半ビット
シフトしているか否かを検出してモニタ出力を発生する
半ビットシフト検出回路24とを備えている。
そして、該可変遅延回路2は、該モニタ出力が半ビット
シフト検出出力となるように調整可能になっている。
シフト検出出力となるように調整可能になっている。
第1の本発明の入力データークロック間の位相調整用回
路では、第4、図の波形図に示すように、調整時にセレ
クタ4を遅延回路2の遅延クロック出力■をデータのダ
ミーとして選択し、この遅延ぐロックを入力クロック■
で第2のラッチ回路5でラッチし、この第2のラッチ回
路5のオン/オフ出力をモニタ出力とする。
路では、第4、図の波形図に示すように、調整時にセレ
クタ4を遅延回路2の遅延クロック出力■をデータのダ
ミーとして選択し、この遅延ぐロックを入力クロック■
で第2のラッチ回路5でラッチし、この第2のラッチ回
路5のオン/オフ出力をモニタ出力とする。
この場合、入力クロック■の立ち上がりのセットアツプ
/ホールド時間(マージン時間)以外で入力クロック■
が第2のラッチ回路5の入力、即ち遅延クロック■の変
化点以外をラッチしていればモニタ出力は一定になるが
、セットアツプ/ホールド時間内で入力クロックが第2
のラッチ回路5の遅延クロック中力■をラッチしていれ
ば、オン/オフが不定の信号となる。
/ホールド時間(マージン時間)以外で入力クロック■
が第2のラッチ回路5の入力、即ち遅延クロック■の変
化点以外をラッチしていればモニタ出力は一定になるが
、セットアツプ/ホールド時間内で入力クロックが第2
のラッチ回路5の遅延クロック中力■をラッチしていれ
ば、オン/オフが不定の信号となる。
そこで、遅延回路2を調整することにより、遅延クロッ
ク■は位相の遅れが小さくなったり大きくなったりする
のでモニタ出力を不定な状態から脱するように調整する
ことができる。
ク■は位相の遅れが小さくなったり大きくなったりする
のでモニタ出力を不定な状態から脱するように調整する
ことができる。
この調整された遅延クロック■によって入力データを第
1のラッチ回路3でラッチすれば、この第1のラッチ回
路3の出力データ■は必ず入力クロック■に対してセッ
トアツプ/ホールド時間が補償されることになる。
1のラッチ回路3でラッチすれば、この第1のラッチ回
路3の出力データ■は必ず入力クロック■に対してセッ
トアツプ/ホールド時間が補償されることになる。
また、第2の本発明では、第5図の波形図に示すように
、可変遅延回路2から出力されるデータ■は、第2のラ
ッチ回路13に入力されるとともに固定遅延回路11で
更に遅延された遅延データ■とじて第1のラッチ回路1
2に入力される。但し、この固定遅延時間はデータが変
化しても構わない領域である図示のデータ可変域内に予
め設定されている。これらラッチ回路12.13の入力
データ■、■は共に同じ入力クロック■でラッチされて
不一致検出回路14で両出力の一致/不−致が検出され
る。
、可変遅延回路2から出力されるデータ■は、第2のラ
ッチ回路13に入力されるとともに固定遅延回路11で
更に遅延された遅延データ■とじて第1のラッチ回路1
2に入力される。但し、この固定遅延時間はデータが変
化しても構わない領域である図示のデータ可変域内に予
め設定されている。これらラッチ回路12.13の入力
データ■、■は共に同じ入力クロック■でラッチされて
不一致検出回路14で両出力の一致/不−致が検出され
る。
この場合、データ■、■の変化点がクロック■の立ち上
がりのマージン時間、即ちセットアツプ/ホールド時間
内に入らないときには、不一致検出回路14には同じデ
ータ■が共通して入力され、モニタ出力として一定の一
致検出出力を発生するが、セットアツプ/ホールド時間
内に入った時にはデータが不定となるため不一致検出回
路14はオン/オフが不定な不一致検出出力■を発生す
ることになる。
がりのマージン時間、即ちセットアツプ/ホールド時間
内に入らないときには、不一致検出回路14には同じデ
ータ■が共通して入力され、モニタ出力として一定の一
致検出出力を発生するが、セットアツプ/ホールド時間
内に入った時にはデータが不定となるため不一致検出回
路14はオン/オフが不定な不一致検出出力■を発生す
ることになる。
従って、このモニタ出力に応じ可変遅延回路2の遅延時
間を変化させればデータ■、■の変化点は必ずデータ可
変域に入ることになり、データとクロックの関係を正常
なものにすることができる。
間を変化させればデータ■、■の変化点は必ずデータ可
変域に入ることになり、データとクロックの関係を正常
なものにすることができる。
更に、第3の本発明では、第6図の波形図に示すように
、クロック■をインバータ21で反転してクロック■を
発生し、これらのクロックで可変遅延回路2の出力で■
をクロックのマージン時間外の正常状態でラッチすると
、ラッチ回路22.23の出力は■、■のようになり、
モニタ出力■は一定のものとなる。
、クロック■をインバータ21で反転してクロック■を
発生し、これらのクロックで可変遅延回路2の出力で■
をクロックのマージン時間外の正常状態でラッチすると
、ラッチ回路22.23の出力は■、■のようになり、
モニタ出力■は一定のものとなる。
しかし、クロックのセットアツプ/ホール1時間間内で
ラッチを行った場合には、出力■、■は半ビットシフト
された関係には無くなるため、モニタ出力[相]はオン
/オフが不定の出力となる。
ラッチを行った場合には、出力■、■は半ビットシフト
された関係には無くなるため、モニタ出力[相]はオン
/オフが不定の出力となる。
従って、可変遅延回路2の遅延時間を調整することによ
り、モニタ出力[相]は第6図に示すようになる。
り、モニタ出力[相]は第6図に示すようになる。
尚、集積回路1の内部に本発明の構成要素を設けた理由
は、通常、データ入力の端子に接続されている処理回路
(図示せず)にデータを遅延させる種々の要素が含まれ
ているからであり、これと並列に設ける必要があるから
である。
は、通常、データ入力の端子に接続されている処理回路
(図示せず)にデータを遅延させる種々の要素が含まれ
ているからであり、これと並列に設ける必要があるから
である。
以下、上記の本発明の入力データークロック間の位相調
整用回路を実施例に沿って説明する。
整用回路を実施例に沿って説明する。
第7図は、第1図に示した本発明の入力データークロッ
ク間の位相調整用回路の一実施例を示しており、この実
施例では、集積回路1としてLSIを用い、可変遅延回
路2としては従来から用いられるショートピン式のもの
を用い、ラッチ回路3.5にはフリップフロップをそれ
ぞれ用いている。
ク間の位相調整用回路の一実施例を示しており、この実
施例では、集積回路1としてLSIを用い、可変遅延回
路2としては従来から用いられるショートピン式のもの
を用い、ラッチ回路3.5にはフリップフロップをそれ
ぞれ用いている。
また、この実施例では、第3のラッチ回路6を用い、モ
ニタ出力Aはフリップフロップ5の出力から取ってLE
D7を点灯させ、別のモニタ出力Bをラッチ回路6から
取ってLED8を点灯させている。このラッチ回路6の
リセットは入力クロック■により所定数のカウントを行
うカウンタ7によって行っている。尚、LSII以外は
プリント基板10上に設けられている。
ニタ出力Aはフリップフロップ5の出力から取ってLE
D7を点灯させ、別のモニタ出力Bをラッチ回路6から
取ってLED8を点灯させている。このラッチ回路6の
リセットは入力クロック■により所定数のカウントを行
うカウンタ7によって行っている。尚、LSII以外は
プリント基板10上に設けられている。
調整動作において、この回路では、モニタAをLED7
により点灯させるので、フリップフロップ5の入力を入
力クロック■で打ち抜く時に、クロック■のセットアツ
プ/ホールド時間外であれば、モニタ出力Aは“L”レ
ベルとなってLED7は点灯しないが、セットアツプ/
ホールド時間内であれば、モニタ出力Aはオン/オフ不
定となってLED7は点滅する。従って、可変遅延回路
2のショートピンを調整することによりセットアツプ/
ホールド時間外に逃れることができ、更に調整を続ける
と再びLED7は点滅を開始する。
により点灯させるので、フリップフロップ5の入力を入
力クロック■で打ち抜く時に、クロック■のセットアツ
プ/ホールド時間外であれば、モニタ出力Aは“L”レ
ベルとなってLED7は点灯しないが、セットアツプ/
ホールド時間内であれば、モニタ出力Aはオン/オフ不
定となってLED7は点滅する。従って、可変遅延回路
2のショートピンを調整することによりセットアツプ/
ホールド時間外に逃れることができ、更に調整を続ける
と再びLED7は点滅を開始する。
従って、この点滅をもたらしたショートピンの2つの位
置の中間の位置を遅延調整位置とすれば、モニタAのみ
で位相調整を行うことができる。
置の中間の位置を遅延調整位置とすれば、モニタAのみ
で位相調整を行うことができる。
但し、LED7の点滅動作は非常に速いものであるので
、視覚では判断し難いところがある。
、視覚では判断し難いところがある。
このため、点滅動作時にモニタ出力Aが“H”レベルに
なる時が発生するので、ラッチ回路6がこの“H”レベ
ルを保持する。そして、可変遅延回路2のショートピン
を調整することによりセットアツプ/ホールド時間から
外れて来ると、LED7の点滅が少なくなり、ついには
フリップフロツブ5の出力は”L”レベルとなってLE
D7は消灯する。
なる時が発生するので、ラッチ回路6がこの“H”レベ
ルを保持する。そして、可変遅延回路2のショートピン
を調整することによりセットアツプ/ホールド時間から
外れて来ると、LED7の点滅が少なくなり、ついには
フリップフロツブ5の出力は”L”レベルとなってLE
D7は消灯する。
この調整動作を、カウンタ9によって定まる周期でラッ
チ回路6をリセットしながら行うことにより点滅が無く
なる寸前のシジートビンの2つの位置を検出することが
できる。
チ回路6をリセットしながら行うことにより点滅が無く
なる寸前のシジートビンの2つの位置を検出することが
できる。
第8図は、第2図に示した第2の本発明の一実施例を示
したもので、この実施例でもラッチ回路12.13とし
てフリップフロップを用い、不一致検出回路14として
は、ExOR(排他的論理和)回路を用いている。また
、ExOR回路14の出力は入力クロック■によって打
ち抜くためにフリップフロップ15を用い、このフリッ
プフロップ15の出力をモニタ出力としてLED16に
与えている。
したもので、この実施例でもラッチ回路12.13とし
てフリップフロップを用い、不一致検出回路14として
は、ExOR(排他的論理和)回路を用いている。また
、ExOR回路14の出力は入力クロック■によって打
ち抜くためにフリップフロップ15を用い、このフリッ
プフロップ15の出力をモニタ出力としてLED16に
与えている。
このようにすることにより、フリップフロップ12.1
3の出力データ■が不一致のときにExOR回路14か
ら不定に出力されるオン/オフ信号のうち“H“レベル
信号をラッチすることができ、LED16を見て検出す
ることができる。
3の出力データ■が不一致のときにExOR回路14か
ら不定に出力されるオン/オフ信号のうち“H“レベル
信号をラッチすることができ、LED16を見て検出す
ることができる。
第9図は、第3図に示した第3の本発明の一実施例を示
したもので、この実施例では、ラッチ回路22.23と
してフリップフロップを用い、半ビットシフト検出回路
24が、フリップフロップ22.23の出力の不一致を
検出するExOR回路31と、このExOR回路31の
出力を4分周する分周器32と、フリップフロップ22
の出力を2分周する分周器33と、分周器32.33の
出力の不一致を検出するExOR34と、ExOR34
の出力をクロック■で打ち抜くフリップフロップ35と
で構成されている。また、入力クロック■の一定カウン
ト周期毎にクリア信号を発生するカウンタ36と、この
半ピッ、トシフト検出回路24の出力をクロックとし、
カウンタ36の出力によってリセットされ、LED3B
に出力を送るフリップフロップ37とを含んでいる。
したもので、この実施例では、ラッチ回路22.23と
してフリップフロップを用い、半ビットシフト検出回路
24が、フリップフロップ22.23の出力の不一致を
検出するExOR回路31と、このExOR回路31の
出力を4分周する分周器32と、フリップフロップ22
の出力を2分周する分周器33と、分周器32.33の
出力の不一致を検出するExOR34と、ExOR34
の出力をクロック■で打ち抜くフリップフロップ35と
で構成されている。また、入力クロック■の一定カウン
ト周期毎にクリア信号を発生するカウンタ36と、この
半ピッ、トシフト検出回路24の出力をクロックとし、
カウンタ36の出力によってリセットされ、LED3B
に出力を送るフリップフロップ37とを含んでいる。
この実施例の動作を第10図の波形図に沿って説明する
と、まず、フリップフロップ22.23の出力■、■ま
では第3図及び第6図で説明した通りであり、その後は
、ExOR31で不一致検出して出力■を発生する。そ
して、このExOR出力■を分周器32で4分周して出
力■を発生するとともに、出力■を分周器33で2分周
して出力■を発生する。この場合、出力■と■が丁度半
ビットシフトしていれば出力■と■とは波形が一致する
。従って、ExOR34の出力■はヒゲが出るだけにな
り、これをクロック■で打ち抜、けばフリップフロップ
35の出力[相]はL”レベルとなり、フリップフロッ
プ37のモニタ出力も“L”となってLED3Bは点灯
しない。
と、まず、フリップフロップ22.23の出力■、■ま
では第3図及び第6図で説明した通りであり、その後は
、ExOR31で不一致検出して出力■を発生する。そ
して、このExOR出力■を分周器32で4分周して出
力■を発生するとともに、出力■を分周器33で2分周
して出力■を発生する。この場合、出力■と■が丁度半
ビットシフトしていれば出力■と■とは波形が一致する
。従って、ExOR34の出力■はヒゲが出るだけにな
り、これをクロック■で打ち抜、けばフリップフロップ
35の出力[相]はL”レベルとなり、フリップフロッ
プ37のモニタ出力も“L”となってLED3Bは点灯
しない。
しかしながら、データ■をラッチする時、クロック■、
■の立ち上がりのセットアツプ/ホールド時間内にデー
タ■の変化点が入った時には、出力■と■とは半ビット
シフトした関係にはならず、従って、分周出力■と■と
は位相が異なってしまいフリップフロップ35の出力[
相]には不定の出力が発生してしまう。その結果、フリ
ップフロップ37の出力は“H“ルベルに固定されてし
まい、LED3Bは点灯することになる。
■の立ち上がりのセットアツプ/ホールド時間内にデー
タ■の変化点が入った時には、出力■と■とは半ビット
シフトした関係にはならず、従って、分周出力■と■と
は位相が異なってしまいフリップフロップ35の出力[
相]には不定の出力が発生してしまう。その結果、フリ
ップフロップ37の出力は“H“ルベルに固定されてし
まい、LED3Bは点灯することになる。
これを防ぐため、外部の可変遅延回路2を調整すること
によりクロックの、■の立ち上がりのセットアツプ/ホ
ールド時間外にデータ■の変化点を持ってくることがで
き、第10図に示すような被制御ができる。
によりクロックの、■の立ち上がりのセットアツプ/ホ
ールド時間外にデータ■の変化点を持ってくることがで
き、第10図に示すような被制御ができる。
〔発明の効果〕
このように、本発明の入力データークロック間の位相調
整用回路によれば、(1)入力クロックをデータのダミ
ーとして用いてデータークロック間の位相調整をオン/
オフモニタ出力により行い、(2)一定時間遅延させた
データと遅延させないデータとを同じクロックでラッチ
し、データの可変域にデータの変化点が入るようにデー
タークロック間の位相調整をオン/オフモニタ出力によ
り行い、そして(3)反転した関係にある2つのクロッ
クを用いてラッチした2つのデータを比較して常に半ビ
ットシフトした関係になるようにデータークロック間の
位相調整をオン/オフモニタ出力により行う、ことによ
りマージン時間としてのクロックの立ち上がりのセット
アツプ/ホールド時間内にデ−タの変化点が存在しない
ように構成したので、集積回路のバラツキに関係無しに
データとクロンクの位相調整をシンクロスコープ等の測
定器を用いずに行うことができ、人的工数及び時間を大
幅に削減することができる。
整用回路によれば、(1)入力クロックをデータのダミ
ーとして用いてデータークロック間の位相調整をオン/
オフモニタ出力により行い、(2)一定時間遅延させた
データと遅延させないデータとを同じクロックでラッチ
し、データの可変域にデータの変化点が入るようにデー
タークロック間の位相調整をオン/オフモニタ出力によ
り行い、そして(3)反転した関係にある2つのクロッ
クを用いてラッチした2つのデータを比較して常に半ビ
ットシフトした関係になるようにデータークロック間の
位相調整をオン/オフモニタ出力により行う、ことによ
りマージン時間としてのクロックの立ち上がりのセット
アツプ/ホールド時間内にデ−タの変化点が存在しない
ように構成したので、集積回路のバラツキに関係無しに
データとクロンクの位相調整をシンクロスコープ等の測
定器を用いずに行うことができ、人的工数及び時間を大
幅に削減することができる。
第1図は第1の本発明に係る入力データークロツタ間の
位相調整用回路の原理図、 第2図は第2の本発明に係る人力デークークロツク間の
位相調整用回路の原理図、 第3図は第3の本発明に係る入力データークロツタ間の
位相調整用回路の原理図、 第4図は第1の本発明を説明するための波形図、第5図
は第2の本発明を説明するための波形図、第6図は第3
の本発明を説明するための波形図、第7図は第1の本発
明の一実施例を示す回路図、第8図は第2の本発明の一
実施例を示す回路図、第9図は第3の本発明の一実施例
を示す回路図、第10図は第9図の実施例の波形図、 第11回は従来における入力データークロンク間の位相
調整用回路を示したブロック図、である。 第1〜3図において、 ■・・・集積回路、 2・・・可変遅延回路、 3.5.12.13.22.23・・・ラッチ回路、4
・・・セレクタ、 11・・・固定遅延回路、 14・・・不一致検出回路、 21・・・インバータ、 24・・・半ピントシフト検出回路。 図中、同一符号は同−又は相当部分を示す。
位相調整用回路の原理図、 第2図は第2の本発明に係る人力デークークロツク間の
位相調整用回路の原理図、 第3図は第3の本発明に係る入力データークロツタ間の
位相調整用回路の原理図、 第4図は第1の本発明を説明するための波形図、第5図
は第2の本発明を説明するための波形図、第6図は第3
の本発明を説明するための波形図、第7図は第1の本発
明の一実施例を示す回路図、第8図は第2の本発明の一
実施例を示す回路図、第9図は第3の本発明の一実施例
を示す回路図、第10図は第9図の実施例の波形図、 第11回は従来における入力データークロンク間の位相
調整用回路を示したブロック図、である。 第1〜3図において、 ■・・・集積回路、 2・・・可変遅延回路、 3.5.12.13.22.23・・・ラッチ回路、4
・・・セレクタ、 11・・・固定遅延回路、 14・・・不一致検出回路、 21・・・インバータ、 24・・・半ピントシフト検出回路。 図中、同一符号は同−又は相当部分を示す。
Claims (3)
- (1)集積回路(1)の入力データに対する入力データ
ークロック間の位相調整用回路において、該集積回路(
1)の外部にあって、該入力クロックを遅延する可変遅
延回路(2)と、該可変遅延回路(2)からの遅延クロ
ック毎に該入力データをラッチする第1のラッチ回路(
3)と、該遅延クロックと該入力データのうち調整時の
み該遅延クロックを選択するためのセレクタ(4)とを
備え、該集積回路(1)の内部において、該セレクタ(
4)の出力を該入力クロック毎にラッチしてモニタ出力
を発生する第2のラッチ回路(5)とを備え、該可変遅
延回路(2)が、両モニタ出力が一致するように調整可
能になっていることを特徴とした入力データークロック
間の位相調整用回路。 - (2)集積回路(1)の入力データに対する入力データ
ークロック間の位相調整用回路において、該集積回路(
1)の外部にあって、該入力データを遅延させる可変遅
延回路(2)を備え、 該集積回路(1)の内部において、該可変遅延回路(2
)からの入力データをデータ可変域より小さい遅延時間
だけ遅延させる固定遅延回路(11)と、該固定遅延回
路(11)の出力及び該入力データを該入力クロック毎
にそれぞれラッチする第1及び第2のラッチ回路(12
、13)と、両ラッチ回路(12、13)の出力の不一
致を検出してモニタ出力を発生する不一致検出回路(1
4)とを備え、 該可変遅延回路(2)が、該モニタ出力が不一致検出出
力にならないように調整可能になっていることを特徴と
した入力データークロック間の位相調整用回路。 - (3)集積回路(1)の入力データに対する入力データ
ークロック間の位相調整用回路において、該集積回路(
1)の外部にあって、該入力データを遅延させる可変遅
延回路(2)を備え、 該集積回路(1)の内部において、該入力クロックを反
転するインバータ(21)と、該可変遅延回路(2)か
らの入力データを該入力クロック及び反転入力クロック
毎にそれぞれラッチする第1及び第2のラッチ回路(2
2、23)と、両ラッチ回路(22、23)の出力が半
ビットシフトしているか否かを検出してモニタ出力を発
生する半ビットシフト検出回路(24)とを備え、 該可変遅延回路(2)が、該モニタ出力が半ビットシフ
ト検出出力となるように調整可能になっていることを特
徴とした入力データークロック間の位相調整用回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5201788A JPH01226212A (ja) | 1988-03-04 | 1988-03-04 | 入力データ−クロック間の位相調整用回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5201788A JPH01226212A (ja) | 1988-03-04 | 1988-03-04 | 入力データ−クロック間の位相調整用回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01226212A true JPH01226212A (ja) | 1989-09-08 |
Family
ID=12903047
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5201788A Pending JPH01226212A (ja) | 1988-03-04 | 1988-03-04 | 入力データ−クロック間の位相調整用回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01226212A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6763475B1 (en) * | 2000-09-29 | 2004-07-13 | Cisco Technology, Inc. | System for controlling the effects of glitching using level sensitive latches |
JP2006319635A (ja) * | 2005-05-12 | 2006-11-24 | Rohm Co Ltd | 半導体論理装置およびこれを備える電子機器 |
JP2023056082A (ja) * | 2021-10-07 | 2023-04-19 | 華邦電子股▲ふん▼有限公司 | 同期化回路、半導体記憶装置及び同期化方法 |
-
1988
- 1988-03-04 JP JP5201788A patent/JPH01226212A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6763475B1 (en) * | 2000-09-29 | 2004-07-13 | Cisco Technology, Inc. | System for controlling the effects of glitching using level sensitive latches |
JP2006319635A (ja) * | 2005-05-12 | 2006-11-24 | Rohm Co Ltd | 半導体論理装置およびこれを備える電子機器 |
JP2023056082A (ja) * | 2021-10-07 | 2023-04-19 | 華邦電子股▲ふん▼有限公司 | 同期化回路、半導体記憶装置及び同期化方法 |
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