JPS62257674A - Multi-track recording signal reader - Google Patents

Abstract

PURPOSE:To attain wide range of correction by correcting a skew where a data read phase is deviated between tracks and using a storage circuit for one frame storage so as to correct the skew by one frame maximum. CONSTITUTION:While data one written in one RAM of a storage circuit 27, each data are read from other RAM according to an address designated by a read address generating circuit 31 in common to all skew correction circuit 22 and stored once in an output buffer circuit 28. The position of the synchronizing signal is arranged uniformly in the stored data and the margin to the deviation of the synchronizing phase at the read point of time from each track is one frame being the storage capacity of the storage circuit 27. The data stored in the circuit 28 are extracted sequentially according to the output of a D flip- flop circuit 40 in the clock signal generating circuit 32 and fed to a pulse code demodulation circuit 12 as a serial data SM via a buffer circuit 23.

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、トラックごとのデータの読み取り位相のず
れにもとづくスキューを防止し１こマルチトラック記録
信号読み取り装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a one-track multi-track recorded signal reading device that prevents skew due to a shift in the reading phase of data for each track.

［従来の技術］ 音声信号をパルス符号変調して磁気テープに記録するデ
ィジタルオーディオテープレコーダには、大きく別けて
回転磁気ヘッド方式と固定磁気ヘッド方式の２種類があ
る。第５図に示すディジタルオーディオテープレコーダ
ｌは、固定磁気ヘッド方式であり、ディジタル信号の記
録に用いるマルチトラック磁気テープ２のトラック数と
同数の薄膜ヘッド３ａを積層して形成したマルチトラッ
クヘッド３が用いられる。磁気記録しようとする音声信
号は、まずパルス符号変調回路４にて、信号帯域の２倍
以上の周波数のサンプリングクロックに従って標本化さ
れたあと、ダイナミックレンジに対応するビット数でも
って量子化され、さらに誤り訂正等の信号処理を施した
のち、パラレル・シリアル変換されて、２０ビットのシ
リアルデータとされる。このシリアルデータは、さらに
シリアル・パラレル変換回路５にてパラレルデータに変
換され、前記各薄膜ヘプト３ａごとに設けた記録アンプ
回路６と切り替えスイッチ７を介して、マルチトラック
磁気テープ２に当接する各薄膜ヘッド３ａに供給される
。マルチトラック磁気テープ２の各トラックに記録され
るディジタル信号は、ＩＯビット単位のシンボルデータ
が同期信号を先頭に２９シンボル連なってＩフレームを
形成しており、１フレーム３００ビットの信号を正確に
読み取るうえで、同期信号の再生が鍵となる。[Prior Art] There are two main types of digital audio tape recorders that perform pulse code modulation on audio signals and record them on magnetic tape: a rotating magnetic head type and a fixed magnetic head type. The digital audio tape recorder l shown in FIG. 5 is of a fixed magnetic head type, and has a multi-track head 3 formed by stacking thin-film heads 3a of the same number as the number of tracks of the multi-track magnetic tape 2 used for recording digital signals. used. The audio signal to be magnetically recorded is first sampled in the pulse code modulation circuit 4 according to a sampling clock with a frequency that is more than twice the signal band, and then quantized with the number of bits corresponding to the dynamic range. After signal processing such as error correction, the data is subjected to parallel-to-serial conversion to become 20-bit serial data. This serial data is further converted into parallel data by a serial/parallel converting circuit 5, and is transmitted to each of the thin film tapes 3a which are in contact with the multi-track magnetic tape 2 via a recording amplifier circuit 6 and a changeover switch 7 provided for each of the thin film tapes 3a. It is supplied to the thin film head 3a. The digital signal recorded on each track of the multi-track magnetic tape 2 consists of 29 symbols of symbol data in IO bit units starting with a synchronization signal to form an I frame, and a signal of 300 bits per frame can be read accurately. The key to this is the reproduction of the sync signal.

一方、マルチトラック磁気テープ２に記録されたディジ
タル信号を再生する場合は、まず切り替えスイッチ７を
記録アンプ回路６から再生アンプ回路８側に切り替える
。これにより、薄膜ヘッド３ａが読み取った各トラック
ごとのデータは、それぞれ対応する１０ビットのシフト
レジスタ回路９に供給され、それぞれ次段のＤフリツブ
フロ１プ回路１０にてラッチされたあと、順次出力用の
Ｄフリップフロップ回路１１を経てシリアルデータとし
てパルス符号復調回路１２に供給される。On the other hand, when reproducing a digital signal recorded on the multi-track magnetic tape 2, first the changeover switch 7 is switched from the recording amplifier circuit 6 to the reproduction amplifier circuit 8 side. As a result, the data for each track read by the thin film head 3a is supplied to the corresponding 10-bit shift register circuit 9, and after being latched by the D flip-flop circuit 10 at the next stage, it is sequentially output. The data is supplied as serial data to a pulse code demodulation circuit 12 via a D flip-flop circuit 11.

１３は、シフトレジスタ回路９やＤフリツブフロ１プ回
路１０．ＩＩの動作タイミングを制御するタイミング制
御回路であり、このタイミング制御回路Ｉ３とその制御
対象をひとまとめにしてマルチトラック記録信号読み取
り装置Ｉ４と呼ぶことができる。13, a shift register circuit 9 and a D-flipflop circuit 10. This timing control circuit I3 and its controlled object can be collectively called a multi-track recording signal reading device I4.

［発明が解決しようとする問題点］ 上記従来のディジタルオーディオチーブレコーダＩの信
号再生系に用いたマルチトラック記録信号読み取り装置
１４は、シフトレジスタ回路９として１０ビットのもの
を用いているため、ｌシンボルデータを構成するＩＯビ
ットのデータについて、±５ビットの位相ずれまでは補
正可能であるが、これを越えるスキューについては、各
トラック間で時間軸調整ができないために補正不可能で
あり、例えばバーストエラー等によって一塊のデータが
一度に欠落したような場合は、ｌフレーム分のデータが
まるごと再生不能となってしまう等の問題点があった。[Problems to be Solved by the Invention] The multi-track recording signal reading device 14 used in the signal reproduction system of the conventional digital audio recorder I uses a 10-bit shift register circuit 9; Regarding IO bit data that constitutes symbol data, it is possible to correct a phase shift of up to ±5 bits, but a skew exceeding this cannot be corrected because the time axis cannot be adjusted between each track. If a chunk of data is lost all at once due to a burst error or the like, there is a problem in that the entire data for one frame cannot be reproduced.

［問題点を解決するための手段］ この発明は、上記問題点を解決したものであり、同期信
号とパルス符号変調信号が１フレームを構成する複数組
みのシリアルデータが、マルチトラックに並列的に記録
された信号を読み取るマルチトラック記録信号読み取り
装置であって、各トラックから読み取られた信号を、そ
れぞれ数ビット単位のシンボルデータに区切って、逐次
パラレルデータに変換する複数の入力バッファ回路と、
各入力バッファ回路に対応して設けられ、各入力バッフ
ァ回路の出力を記憶する複数の記憶回路と、あらかじめ
定めた一のトラックから得られた同期信号にもとづいて
形成した読み出しクロックに同期して、前記複数の記憶
回路の記憶データを一斉に読み出し、同期信号位置の揃
えられたデータを所定の順序でもって逐次出力する出力
バッファ回路とを有し、データの読み取り位相がトラッ
ク間でずれることによって生ずるスキューを補正する構
成としたことを特徴とするものである。[Means for Solving the Problems] This invention solves the above problems, and allows multiple sets of serial data each consisting of a synchronization signal and a pulse code modulation signal to be arranged in parallel on multi-tracks. A multi-track recording signal reading device for reading recorded signals, comprising a plurality of input buffer circuits that divide the signals read from each track into symbol data of several bits and sequentially convert them into parallel data;
A plurality of storage circuits are provided corresponding to each input buffer circuit and store the output of each input buffer circuit, and in synchronization with a read clock formed based on a synchronization signal obtained from one predetermined track, and an output buffer circuit that reads out the data stored in the plurality of storage circuits all at once and sequentially outputs the data with aligned synchronization signal positions in a predetermined order, which is caused by a shift in the reading phase of the data between tracks. It is characterized by a configuration that corrects skew.

［作用］ この発明は、マルチトラックから得られる同期信号とパ
ルス符号変調信号が１フレームを形成する複数組みのシ
リアルデータを、それぞれ数ビット単位のシンボルデー
タに区切って、逐次ｌくラレルデータに変換したのち、
一旦各トラックごとに用意した記憶回路に記憶させ、あ
らかじめ定めた−のトラックから得られた同期信号にも
とづいて形成した読み出しクロックに同期して、全記憶
回路のデータを一斉に読み出し、同期信号位置の揃った
データを所定の順序でもって逐次出力することにより、
データの読み取り位相がトラック間でずれることによっ
て生ずるスキューを補正する。[Operation] This invention divides multiple sets of serial data in which a synchronization signal and a pulse code modulation signal obtained from a multi-track form one frame, each into symbol data of several bits, and sequentially converts them into parallel data. After that,
Once stored in a storage circuit prepared for each track, data in all storage circuits is read out simultaneously in synchronization with a readout clock formed based on a synchronization signal obtained from a predetermined - track, and the synchronization signal position is By sequentially outputting the complete data in a predetermined order,
Corrects skew caused by data reading phase shift between tracks.

［実施例コ 以下、この発明の実施例について、第１図ないし第４図
を参照して説明する。第１図は、この発明のマルチトラ
ック記録信号読み取り装置の一実施例を示す概略回路構
成図、第２．３図は、それぞれ第１図の要部、回路図、
第４図は、第２．３図に示した回路各部の信号波形図で
ある。[Embodiments] Hereinafter, embodiments of the present invention will be described with reference to FIGS. 1 to 4. FIG. 1 is a schematic circuit configuration diagram showing an embodiment of a multi-track recording signal reading device of the present invention, and FIGS. 2 and 3 are the main parts of FIG. 1, a circuit diagram, and
FIG. 4 is a signal waveform diagram of each part of the circuit shown in FIG. 2.3.

第１図中、マルチトラック記録信号読み取り装置２Ｉは
、各再生アンプ回路８ごとにスキュー補正回路２２を接
続し、２０個のスキュー補正回路２２から順次読み出さ
れたデータを、バッファ回路２３に集めてシリアルデー
タとし、ＩＯビットから８ビットへのビット変換を伴う
復調回路２４を経たデータを、Ｄフリップフロラプ回路
２５を介してパルス符号復調回路１２に供給する構成を
とる。スキュー補正回路２２は、各再生アンプ回路８に
接続した入力バッファ回路２６、入力バッファ回路２６
の出力を記憶する記憶回路２７、記憶回路２７に接続し
た出力バッファ回路２８、各回路２６，２７．２８の動
作を制御するタイミング信号発生回路２９、記憶回路２
７の書き込みアドレスと読み出しアドレスを発生するア
ドレス発生回路３０．３１及び両アドレス発生回路３０
゜３１の動作を監視する監視回路７０等から構成される
。ここでは、これらの回路の具体的構成の説明に入るま
えに、まず各スキュー補正回路２２のタイミング制御に
欠かせぬクロック信号発生回路３２について、第２．４
図を併せ説明する。In FIG. 1, the multi-track recording signal reading device 2I connects a skew correction circuit 22 to each reproduction amplifier circuit 8, and collects data sequentially read from the 20 skew correction circuits 22 in a buffer circuit 23. The data is converted into serial data, passed through a demodulation circuit 24 that involves bit conversion from IO bits to 8 bits, and is supplied to the pulse code demodulation circuit 12 via a D flip-flop circuit 25. The skew correction circuit 22 includes an input buffer circuit 26 connected to each reproduction amplifier circuit 8;
a memory circuit 27 that stores the output of the memory circuit 27, an output buffer circuit 28 connected to the memory circuit 27, a timing signal generation circuit 29 that controls the operation of each circuit 26, 27, and 28, and a memory circuit 2.
Address generation circuits 30, 31 and both address generation circuits 30 that generate the write address and read address of 7
It is composed of a monitoring circuit 70 and the like that monitors the operation of the 31. Here, before going into a description of the specific configuration of these circuits, we will first explain Section 2.4 regarding the clock signal generation circuit 32, which is essential for timing control of each skew correction circuit 22.
This will be explained along with the figures.

クロック信号発生回路３２は、数種類のクロック信号を
発生ずるが、その基本となるのは、位相ロブクドルーブ
回路３３によって形成された２４Ｍ　ＩＩ　ｙ、のクロ
ック信号である。このクロック信号は、ｌ／１０分周回
路３４によって分周されてクロック信号ＳＡとされたあ
と、さらにＩ／２分周回路３５．ｌ／４分周回路３６及
び１／８分周回路３７にて分周され、それぞれクロック
信号ＳＢ。The clock signal generation circuit 32 generates several types of clock signals, but the basic one is a 24M II y clock signal generated by the phase lobe loop circuit 33. This clock signal is frequency-divided by the l/10 frequency divider circuit 34 to become the clock signal SA, and then further divided by the I/2 frequency divider circuit 35. The frequency is divided by the 1/4 frequency divider circuit 36 and the 1/8 frequency divider circuit 37, respectively, and the clock signal SB.

ＳＣ，ＳＤとされる。！／８分周回路３７の出力ＳＤは
、３００ｋＨｚであり、タイミング信号発生回路２９に
供給される。そして、１／４分周回路３６の出力ＳＣは
、Ｉ／２分周回路３５の出力ＳＢをクロック入力とする
Ｄフリップフロラプ回路３８のデータ入力とされ、この
Ｄフリップフロラプ回路３８の出力が、６００ｋＨｚの
ライトイネーブル信号ＳＥとされる。They are referred to as SC and SD. ! The output SD of the /8 frequency divider circuit 37 is 300 kHz and is supplied to the timing signal generation circuit 29. The output SC of the 1/4 frequency divider circuit 36 is used as the data input of a D flip-flop circuit 38 which uses the output SB of the I/2 frequency divider circuit 35 as a clock input, and the output of this D flip-flop circuit 38 is is the 600 kHz write enable signal SE.

また、１／８分周回路３７の出力であるクロック信号Ｓ
Ｄは、２０進力ウンタ回路３９とＤフリップフロップ回
路４０のクロック入力となり、インバータ回路４１にて
反転された信号がＤフリップフロップ回路４２のクロッ
ク入力とされる。一方のＤフリップフロップ回路４０は
、２０進力ウンタ回路３９に接続されたデコード回路６
９の２０ビットの出力をデータ入力とする２０個のフリ
ップフロブプ素子の集合体からなり、クロック入力に対
してＳＦＩから５Ｆ２０までの歩進クリア信号を出力す
る。このＤフリップフロブブ回路４０の出力５Ｐ２０は
、インバータ回路４３にて極性反転され、３０進力ウン
タ回路４４にて計数されて信号ＳＧとされる一方、信号
ＳＧをデータ入力とするＤフリップ７０ブプ回路４５の
クロック入力とされる。Ｄフリップフロップ回路４５の
Ｑ出力は、信号Ｓｌとして出力データの同期信号とされ
る。また、３０進力ウンタ回路４４の一出力ＳＧのうち
、計数値が２９に達した際にロウレベルとなる信号Ｓ　
Ｈが、読み出しアドレス発生回路３１に供給される。さ
らに、Ｄフリップフロップ回路４０の出力ＳＦＩは、他
方のＤフリップフロップ回路４２のデータ入力とされ、
このＤフリップフロップ回路４２のＱ出力と上記出力Ｓ
ＦＩは、読み出しアドレス発生回路４！のチップイネー
ブル信号ＳＫを形成するナントゲート回路４６の入力と
される。さらにまた、ナントゲート回路４６の出力ＳＫ
と前記ライトイネーブル信号ＳＥは、オアゲート回路４
７を介して、各出力バッファ回路２８に共通するクロッ
ク信号ＳＬとされる。Also, the clock signal S which is the output of the 1/8 frequency divider circuit 37
D becomes the clock input of the 2decimal power counter circuit 39 and the D flip-flop circuit 40, and the signal inverted by the inverter circuit 41 is used as the clock input of the D flip-flop circuit 42. One D flip-flop circuit 40 has a decoding circuit 6 connected to a 2decimal output counter circuit 39.
It is composed of a set of 20 flip-flop elements whose data input is a 20-bit output of 9, and outputs a progressive clear signal from SFI to 5F20 in response to a clock input. The polarity of the output 5P20 of this D flip-flop circuit 40 is inverted by an inverter circuit 43, and counted by a 30-decimal power counter circuit 44 to form a signal SG. It is used as a clock input for the pull-up circuit 45. The Q output of the D flip-flop circuit 45 is used as a signal Sl to synchronize the output data. Also, among the outputs SG of the 30-decimal power counter circuit 44, a signal S that becomes low level when the count value reaches 29
H is supplied to the read address generation circuit 31. Furthermore, the output SFI of the D flip-flop circuit 40 is used as the data input of the other D flip-flop circuit 42,
The Q output of this D flip-flop circuit 42 and the output S
FI is the read address generation circuit 4! The input signal is input to a Nant gate circuit 46 which forms a chip enable signal SK. Furthermore, the output SK of the Nant gate circuit 46
and the write enable signal SE are sent to the OR gate circuit 4.
A common clock signal SL is provided to each output buffer circuit 28 via a clock signal SL.

以上説明したクロック信号発生回路３２内で形成される
各種の信号５Ａ−ＳＬは、第４図（Ａ）ないしく０）に
示した位相関係にあり、これらの信号が各スキュー補正
回路２２に供給されることによって、後述するごとく、
ディジタル信号再生時にスキュ一のないシリアルデータ
ＳＭを、信号ＳＤをクロック入力とするＤフリップフロ
ラプ回路２５の出力としてパルス符号復調回路１２に供
給することができる。The various signals 5A-SL generated in the clock signal generation circuit 32 described above have the phase relationship shown in FIG. By doing so, as described below,
When reproducing a digital signal, serial data SM without skew can be supplied to the pulse code demodulation circuit 12 as the output of the D flip-flop circuit 25 which uses the signal SD as a clock input.

ところで、入力バッファ回路２６は、マルチトラック磁
気テープ２に記録されたディジタルデータのうち再生対
象となるデータＤＸＸ　（ただし、ＸＸは磁気テープ２
のトラック番号＃１〜＃２０を示す数字である）を入力
とするシフトレジスタ回路４８と、このシフトレジスタ
回路４８のシフト出力ＳＮをデータ入力とするＤフリッ
プフロップ回路４９とからなる。シフトレジスタ回路４
８は、上記ディジタルデータの１０ビットを１単位とす
るンンボルデータごとに得られるクロック信号ＣＫＸＸ
を、タイミング信号発生回路２９内のインバータ回路５
０にて極性反転して得られる信号をクロック入力として
おり、入力データＤＸＸをＩＯビット単位でパラレルデ
ータに変換する。Incidentally, the input buffer circuit 26 receives data DXX to be reproduced from among the digital data recorded on the multi-track magnetic tape 2 (where XX is
The D flip-flop circuit 49 includes a shift register circuit 48 which receives as an input the shift register circuit 48 (numbers indicating track numbers #1 to #20) of the shift register circuit 48, and a D flip-flop circuit 49 which receives the shift output SN of the shift register circuit 48 as a data input. Shift register circuit 4
8 is a clock signal CKXX obtained for each input data whose unit is 10 bits of the digital data.
, the inverter circuit 5 in the timing signal generation circuit 29
A signal obtained by inverting the polarity at 0 is used as a clock input, and input data DXX is converted into parallel data in units of IO bits.

Ｄフリップフロップ回路４９は、タイミング信号発生回
路２９内の１０進カウンタ回路５１の出力ＳＯをクロッ
ク入力とし、Ｑ出力として得られる信号ＳＰを記憶回路
２７に供給する。このＤフリップフロップ回路４９のク
リア入力は、クロック信号ＳＤを計数するカウンタ回路
５２の出力ＳＱとクロック信号ＳＤの論理和をとるオア
ゲート回路５３の出力ＳＲが用いられる。なお、出力Ｓ
Ｒの一部となる出力ＳＱは、カウンタ回路５２の計数値
が２に達した際に、ロウレベルの信号として与えられる
。The D flip-flop circuit 49 uses the output SO of the decimal counter circuit 51 in the timing signal generation circuit 29 as a clock input, and supplies a signal SP obtained as a Q output to the storage circuit 27. As the clear input of this D flip-flop circuit 49, the output SR of an OR gate circuit 53 which takes the logical sum of the output SQ of the counter circuit 52 which counts the clock signal SD and the clock signal SD is used. In addition, the output S
The output SQ, which is part of R, is given as a low level signal when the count value of the counter circuit 52 reaches 2.

記憶回路２７は、この実施例の場合、！フレーム３００
ビット分の記憶容量をもつ一対のＲＡＭ（随時書き込み
読み出しメモリ）を交替で書き込みと読み出しに用いる
構成であり、一方のＲＡＭのデータ書き込み期間が他方
のＲＡ　Ｍのデータ読み出し期間となるようタイミング
制御される。In this embodiment, the memory circuit 27 has ! frame 300
It has a configuration in which a pair of RAMs (random read/write memories) with a storage capacity of bits are used alternately for writing and reading, and the timing is controlled so that the data writing period of one RAM is the data reading period of the other RAM. Ru.

出力バッファ回路２８は、記憶回路２７の出力をデータ
入力とし、各スキュー補正回路２２に共通の読み出しク
ロック信号ＳＬにより動作するＤフリップフロップ回路
５４からなる。各スキュー補正回路２２内のＤフリップ
フロップ回路５４は、それぞれクロック信号発生回路３
２の出力ＳＦＩ〜５Ｆ２０をクリア入力としているため
、各出力バッファ回路２８の出力は、一系列にまとめら
れて順次前述のバッファ回路２３に供給される。The output buffer circuit 28 includes a D flip-flop circuit 54 which receives the output of the memory circuit 27 as a data input and operates by a read clock signal SL common to each skew correction circuit 22. The D flip-flop circuit 54 in each skew correction circuit 22 is connected to the clock signal generation circuit 3.
Since the outputs SFI 2 to 5F20 are used as clear inputs, the outputs of each output buffer circuit 28 are combined into one series and sequentially supplied to the buffer circuit 23 described above.

タイミング信号発生回路２９は、各トラックから読み取
られたディジタルデータに含まれる同期信号５ｙｘｘを
クリア入力とし、信号ＣＫＸＸをクロック入力とする１
０進カウンタ回路５１と、このｌＯ進カウンタ回路５１
の出力ＳＯをクリア入力とし、信号ＳＤをクロック入力
とするカウンタ回路５２及び２個のオアゲート回路５３
と５５からなる。オアゲート回路５３は、前述したごと
くカウンタ回路５２の出力ＳＱと信号ＳＤの論理和をと
るものであり、その出力はＳＲである。オアゲート回路
５５は、オアゲート回路５３の出力ＳＲを一方の入力と
し、かつクロック信号発生回路３２から供給される信号
ＳＥを他方の入力とするものであり、その論理和出力Ｓ
Ｓは、記憶回路２７のライトイネーブル信号となる。The timing signal generation circuit 29 uses a synchronization signal 5yxx included in the digital data read from each track as a clear input, and a signal CKXX as a clock input.
0-base counter circuit 51 and this IO-base counter circuit 51
A counter circuit 52 and two OR gate circuits 53 which use the output SO as a clear input and the signal SD as a clock input.
and 55. As described above, the OR gate circuit 53 performs the logical sum of the output SQ of the counter circuit 52 and the signal SD, and its output is SR. The OR gate circuit 55 has one input as the output SR of the OR gate circuit 53 and the other input as the signal SE supplied from the clock signal generation circuit 32, and has a logical sum output S.
S becomes a write enable signal for the storage circuit 27.

書き込みアドレス発生回路３０は、前記同期信号５ｙｘ
ｘをクロック入力とし、自身のＱ出力をデータ入力とす
るＤフリップフロップ回路５６と同期信号５ｙｘｘをク
リア入力とし、！０進カウンタ回路５！の出力ＳＯをク
ロック入力とするカウンタ回路５７及びカウンタ回路５
７の５ビットの出力とＤフリップフロップ回路５６の１
ビットの出力がそれぞれＬＳＢ、ＭＳＢを構成する６ビ
ットの信号が入力されるバッファ回路５８からなり、前
記オアゲート回路５３の出力ＳＲをチブブイネーブル信
号とするバッファ回路５８の出力を、書き込みアドレス
信号として記憶回路２７に供給する。The write address generation circuit 30 receives the synchronization signal 5yx.
A D flip-flop circuit 56 with x as a clock input and its own Q output as a data input, and a synchronization signal 5yxx as a clear input, ! 0-base counter circuit 5! Counter circuit 57 and counter circuit 5 whose clock input is the output SO of
7 5-bit output and D flip-flop circuit 56 1
It consists of a buffer circuit 58 to which a 6-bit signal whose bit output constitutes LSB and MSB is input, and the output of the buffer circuit 58 which uses the output SR of the OR gate circuit 53 as a chip enable signal is used as a write address signal. The signal is supplied to the memory circuit 27.

読み出しアドレス発生回路３１は、この実施例の場合、
トラック番号＃２０のトラックに関するスキュー補正回
路２２内に設けてあり、他のスキュー補正回路２２は、
この読み出しアドレス発生回路３１を共用することにな
る。読み出しアドレス発生回路３１は、カウンタ回路５
９とＤフリップフロップ回路６０及びバッファ回路６１
等からなる。カウンタ回路５９は、信号ＳＨをクリア入
力とし、信号５Ｆ２０をインバータ回路６２にて極性反
転した信号をクロック入力とする。Ｄフリップフロップ
回路６０は、信号ＳＨをクロック入力とし、自身のＱ出
力をデータ入力としており、その１ビットの出力とカウ
ンタ回路５９の５ビットの出力がそれぞれＭＳＢ、ＬＳ
Ｂを構成する６ビットの信号が、バッファ回路６１に供
給される。バッファ回路６１は、信号ＳＫをチップイネ
ーブル信号としており、その出力は読み出しアドレス信
号として記憶回路２７に供給される。In this embodiment, the read address generation circuit 31 is as follows:
It is provided in the skew correction circuit 22 for the track number #20, and the other skew correction circuits 22 are
This read address generation circuit 31 will be shared. The read address generation circuit 31 includes a counter circuit 5
9, a D flip-flop circuit 60 and a buffer circuit 61
Consists of etc. The counter circuit 59 uses the signal SH as a clear input, and uses the signal obtained by inverting the polarity of the signal 5F20 by the inverter circuit 62 as a clock input. The D flip-flop circuit 60 uses the signal SH as a clock input and its own Q output as a data input, and its 1-bit output and the 5-bit output of the counter circuit 59 are MSB and LS, respectively.
A 6-bit signal constituting B is supplied to the buffer circuit 61. The buffer circuit 61 uses the signal SK as a chip enable signal, and its output is supplied to the storage circuit 27 as a read address signal.

監視回路７０は、バッファ回路５８への入力とＤフリブ
プフロツプ回路６０の出力の論理和をとるオアゲート回
路７１の出力をデータ入力とし、１０進カウンタ回路５
１の出力ＳＯをクロック入力とするＤフリップフロップ
回路７２と、バッファ回路５８への入力をデータ入力と
し、ＩＯ進カウンタ回路５１の出力ＳＯをクロック入力
とするＤフリップフロラプ回路７３からなる。Ｄフリッ
プフロラプ回路７３のＱ出力は、他の読み出しアドレス
発生回路３１内の同じＤフリツプフロツプ回路７３のク
リア入力とされ、またＤフリップフロップ回路７２の出
力は、読み出しアドレス発生回路３１内のＤフリブプ７
０ツブ回路６０のプリセット入力及びカウンタ回路５９
のロード入力とされる。The monitoring circuit 70 uses as data input the output of an OR gate circuit 71 that ORs the input to the buffer circuit 58 and the output of the D flip-flop circuit 60, and uses the output of the decimal counter circuit 5 as a data input.
It consists of a D flip-flop circuit 72 which uses the output SO of 1 as a clock input, and a D flip-flop circuit 73 which uses the input to the buffer circuit 58 as a data input and uses the output SO of the IO advance counter circuit 51 as a clock input. The Q output of the D flip-flop circuit 73 is used as the clear input of the same D flip-flop circuit 73 in the other read address generation circuit 31, and the output of the D flip-flop circuit 72 is used as the clear input of the D flip-flop circuit 73 in the read address generation circuit 31. 7
Preset input of 0tub circuit 60 and counter circuit 59
is used as the load input.

このような構成をもつマルチトラック記録信号読み取り
装置２１の回路各部の信号波形は、第４図に示した通り
である。マルチトラック磁気テープ２から谷薄膜へラド
３ａにより読み取られたデータは、再生アンプ回路８を
経ることにより、それぞれ同期信号５ｙｘｘとクロック
信号ＣＫＸＸ及び他のデータＤＸＸに分離される。読み
出し基準に設定した番号＃２０のトラックに対応するス
キュー補正回路２２では、同期信号５Ｙ２０とクロック
信号ＣＫ２Ｏによってタイミング信号発生回路２９と書
き込みアドレス発生回路３０が動作し、入力バッファ回
路２６がタイミング信号発生回路２９の出力にもとづい
て入力データＤＸＸを一旦蓄積する。The signal waveforms of each part of the circuit of the multi-track recorded signal reading device 21 having such a configuration are as shown in FIG. The data read from the multi-track magnetic tape 2 to the valley thin film by the RAD 3a passes through the reproduction amplifier circuit 8 and is separated into a synchronizing signal 5yxx, a clock signal CKXX, and other data DXX. In the skew correction circuit 22 corresponding to the track number #20 set as the read reference, the timing signal generation circuit 29 and the write address generation circuit 30 operate according to the synchronization signal 5Y20 and the clock signal CK2O, and the input buffer circuit 26 generates a timing signal. Based on the output of the circuit 29, the input data DXX is temporarily stored.

入力バッファ回路２６に一旦蓄積されたデータは、各ス
キュー補正回路２２に固有のタイミングで書き込みアド
レスに従って記憶回路２７の一方のＲＡＭに書き込まれ
る。こうして記憶回路２７の一方のＲＡ　Ｍにデータの
書き込みがなされている間に、他方のＲＡＭからは、全
スキュー補正回路２２に共通の読み出しアドレス発生回
路３１が指定するアドレスに従って、各データが読み出
され、それぞれ対応する出力バッファ回路２８に一旦蓄
積される。この出力バッファ回路２８に蓄積されたデー
タは、同期信号位置が一律に揃えられており、各トラッ
クからの読み出し時点における同期位相のずれに対する
余裕は、記憶回路２７の記憶容量である１フレ一ム分あ
るため、はぼすべてのバーストエラー或はランダムエラ
ーに耐えることができると言える。出力バッファ回路２
８に蓄積されたデータは、クロック信号発生回路３２内
のＤフリップフロラプ回路４０の出力に従って順次取り
出され、バッファ回路２３等を経てシリアルデータＳＭ
としてパルス符号復調回路！２に供給される。The data once stored in the input buffer circuit 26 is written to one RAM of the storage circuit 27 according to the write address at a timing unique to each skew correction circuit 22. In this way, while data is being written to one RAM of the memory circuit 27, each data is read from the other RAM according to the address specified by the read address generation circuit 31 common to all the skew correction circuits 22. and are temporarily stored in the corresponding output buffer circuits 28. In the data stored in the output buffer circuit 28, the synchronization signal positions are uniformly aligned, and the margin for the shift in synchronization phase at the time of reading from each track is limited to one frame, which is the storage capacity of the storage circuit 27. Therefore, it can be said that it can withstand almost all burst errors or random errors. Output buffer circuit 2
8 is sequentially taken out according to the output of the D flip-flop circuit 40 in the clock signal generation circuit 32, and is sent to the serial data SM via the buffer circuit 23 etc.
As a pulse code demodulation circuit! 2.

なお、アドレス発生回路３０と３１の動作を監視する監
視回路７０は、読み出しアドレス発生回路３１の出力Ｍ
ＳＢと書き込みアドレス発生回路３０のＭＳＢを比較し
、これらが常に逆位相であって、読み出し動作が書き込
み動作を追い越すことなく、しかも記憶回路２７内の一
対のＲＡＭが交替で役割分担を変えるよう監視しており
、これにより記憶回路２７は、常に正常な動作が約束さ
れる。Note that the monitoring circuit 70 that monitors the operation of the address generation circuits 30 and 31 uses the output M of the read address generation circuit 31.
The SB and the MSB of the write address generation circuit 30 are compared to ensure that they are always in opposite phases, that the read operation does not overtake the write operation, and that the pair of RAMs in the memory circuit 27 take turns to change their roles. This ensures that the memory circuit 27 always operates normally.

［発明の効果］ 以上説明したように、この発明は、マルチトラックから
得られる同期信号とパルス符号変調信号が１フレームを
形成する複数組みのシリアルデータを、それぞれ数ビッ
ト単位のシンボルデータに区切って、逐次パラレルデー
タに変換したのち、一旦各トラックごとに用意した記憶
回路に記憶させ、あらかじめ定めた一のトラックから得
られた同期信号にらとづいて形成した読み出しクロック
に同期して、全記憶回路のデータを一斉に読み出し、同
期信号位置の揃ったデータを所定の順序でもって逐次出
力することにより、データの読み取り位相がトラック間
でずれることによって生ずるスキューを補正する構成と
したから、トラックに記録されたデータの１フレ一ム分
の記憶する記憶回路を用いることによって、最大１フレ
一ム分のスキューを補正することができ、従来のシフト
レジスタ回路によるスキュー補正可能範囲とは比較にな
らないほど広範囲のスキュー補正が可能である等の優れ
た効果を奏する。[Effects of the Invention] As explained above, the present invention divides multiple sets of serial data in which a synchronization signal and a pulse code modulation signal obtained from a multi-track form one frame into symbol data of several bits each. , after sequentially converting it into parallel data, it is stored in a storage circuit prepared for each track, and all data is stored in synchronization with a readout clock formed based on a synchronization signal obtained from a predetermined track. By reading the circuit data all at once and sequentially outputting data with aligned synchronization signal positions in a predetermined order, the structure corrects the skew caused by the data reading phase shifting between tracks. By using a memory circuit that stores one frame of recorded data, it is possible to correct the skew of one frame at most, which is incomparable to the range of skew correction possible with conventional shift register circuits. This provides excellent effects such as being able to perform skew correction over a wider range.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は、この発明のマルチトラック記録信号読み取り
装置の一実施例を示す概略回路構成図、第２．３図は、
それぞれ第１図の要部回路図、第４図は、第２．３図に
示した回路各部の信号波形図、第５図は、従来のマルチ
トラック記録信号読み取り装置を適用したディジタルテ
ープレコーダの一例を示す回路構成図である。 ２＋、、、マルチトラック記録信号読み取り装置、２２
．、、スキュー補正回路、２６．、、入カバッファ回路
、２７．．．記録回路、２８．、。 出カバソファ回路。FIG. 1 is a schematic circuit diagram showing an embodiment of the multi-track recorded signal reading device of the present invention, and FIGS.
Fig. 1 is a main circuit diagram, Fig. 4 is a signal waveform diagram of each part of the circuit shown in Figs. 2 and 3, and Fig. 5 is a diagram of a digital tape recorder to which a conventional multi-track recording signal reading device is applied. FIG. 2 is a circuit configuration diagram showing an example. 2+, , multi-track recording signal reading device, 22
．． ,,skew correction circuit, 26. ,, input buffer circuit, 27. ．． ．． Recording circuit, 28. ,. External sofa circuit.

Claims (1)

【特許請求の範囲】[Claims] 同期信号とパルス符号変調信号が１フレームを構成する
複数組みのシリアルデータが、マルチトラックに並列的
に記録された信号を読み取るマルチトラック記録信号読
み取り装置であって、各トラックから読み取られた信号
を、それぞれ数ビット単位のシンボルデータに区切って
、逐次パラレルデータに変換する複数の入力バッファ回
路と、各入力バッファ回路に対応して設けられ、各入力
バッファ回路の出力を記憶する複数の記憶回路と、あら
かじめ定めた一のトラックから得られた同期信号にもと
づいて形成した読み出しクロックに同期して、前記複数
の記憶回路の記憶データを一斉に読み出し、同期信号位
置の揃えられたデータを所定の順序でもって逐次出力す
る出力バッファ回路とを有し、データの読み取り位相が
トラック間でずれることによって生ずるスキューを補正
する構成としたマルチトラック記録信号読み取り装置。This is a multi-track recording signal reading device that reads signals in which multiple sets of serial data each consisting of a synchronization signal and a pulse code modulation signal constitute one frame are recorded in parallel on multi-tracks, and reads the signals read from each track. , a plurality of input buffer circuits that each divide into several bits of symbol data and sequentially convert it into parallel data, and a plurality of storage circuits that are provided corresponding to each input buffer circuit and store the output of each input buffer circuit. , the data stored in the plurality of storage circuits are read out all at once in synchronization with a readout clock formed based on a synchronization signal obtained from one predetermined track, and the data whose synchronization signal positions are aligned are read out in a predetermined order. What is claimed is: 1. A multi-track recording signal reading device having an output buffer circuit for sequentially outputting data, and configured to correct a skew caused by a shift in the reading phase of data between tracks.