JPS62256475A - 縦型電界効果トランジスタ - Google Patents
縦型電界効果トランジスタInfo
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- JPS62256475A JPS62256475A JP61099976A JP9997686A JPS62256475A JP S62256475 A JPS62256475 A JP S62256475A JP 61099976 A JP61099976 A JP 61099976A JP 9997686 A JP9997686 A JP 9997686A JP S62256475 A JPS62256475 A JP S62256475A
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 19
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7808—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a breakdown diode, e.g. Zener diode
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は縦型電界効果トランジスタに関し、特に高い静
電破壊耐量を有する縦型電界効果トランジスタに関する
。
電破壊耐量を有する縦型電界効果トランジスタに関する
。
従来、縦型電界効果トランジスタの静電破壊耐量向上に
於ては縦型電界効果トランジスタのゲートに直列抵抗を
入れ、ゲート絶縁膜にがかる丈−ジ電圧を緩和する、い
わゆるゲート直列抵抗内蔵縦型電界効果トランジスタが
あった。第３図にその一例を示す。第３図の構成は、Ｎ
−基板１２に形成されたＰベース１と、Ｐベースｌ内に
形成されたＷソース２と、Ｎ−基板１２の裏面側圧形成
されたＮ＋ドレインと、少なくともＮ＋ンソー２とＮ″
″基板１２との間のＰベースｌの表面上に形成されたゲ
ート絶縁膜３および多結晶シリコンからなるゲート電極
４とからなシ、基板表面側からゲート電極８およびソー
ス電極６を取シ出し、裏面側からドレイン電極１４を取
υ出している。
於ては縦型電界効果トランジスタのゲートに直列抵抗を
入れ、ゲート絶縁膜にがかる丈−ジ電圧を緩和する、い
わゆるゲート直列抵抗内蔵縦型電界効果トランジスタが
あった。第３図にその一例を示す。第３図の構成は、Ｎ
−基板１２に形成されたＰベース１と、Ｐベースｌ内に
形成されたＷソース２と、Ｎ−基板１２の裏面側圧形成
されたＮ＋ドレインと、少なくともＮ＋ンソー２とＮ″
″基板１２との間のＰベースｌの表面上に形成されたゲ
ート絶縁膜３および多結晶シリコンからなるゲート電極
４とからなシ、基板表面側からゲート電極８およびソー
ス電極６を取シ出し、裏面側からドレイン電極１４を取
υ出している。
ここで、多結晶シリコンからなるゲート電極４は、ゲー
トとして働く部分から′＃４：極取り出しの部分までを
長くして直列抵抗が入るようにしている。
トとして働く部分から′＃４：極取り出しの部分までを
長くして直列抵抗が入るようにしている。
上述した従来のゲート直列抵抗内蔵縦型電界効果トラン
ジスタでは、高い静電破壊耐量を得るには内蔵のゲート
直列抵抗を比較的大きく選ばなければならず、またゲー
ト直列抵抗を大きくすればスイ、チンゲスピードが遅く
なるという欠点があったＯ 〔問題点を解決するための手段〕 本発明の縦型電界効果トランジスタでは、この様な不都
合をなくすためにゲート電極を構成する多結晶シリコン
内に、保腫される縦型電界効果トランジスタのゲート・
ソース間にがかるサージ電圧を吸収するしきい電圧の高
いＭＯＳ）ランジスタを有している。
ジスタでは、高い静電破壊耐量を得るには内蔵のゲート
直列抵抗を比較的大きく選ばなければならず、またゲー
ト直列抵抗を大きくすればスイ、チンゲスピードが遅く
なるという欠点があったＯ 〔問題点を解決するための手段〕 本発明の縦型電界効果トランジスタでは、この様な不都
合をなくすためにゲート電極を構成する多結晶シリコン
内に、保腫される縦型電界効果トランジスタのゲート・
ソース間にがかるサージ電圧を吸収するしきい電圧の高
いＭＯＳ）ランジスタを有している。
本発明の縦型電界効果トランジスタは、表面にソース及
びゲートを有し、裏面にドレインを有する縦型電界効果
トランジスタにおいて、ゲート電極を構成する一導電型
多結晶シリコンが、この多結晶シリコンに形成された逆
導電型領域とこの多結晶シリコン上に絶縁膜を介して形
成された金属電極とからなる電界効果トランジスタを構
成することを特徴とする。
びゲートを有し、裏面にドレインを有する縦型電界効果
トランジスタにおいて、ゲート電極を構成する一導電型
多結晶シリコンが、この多結晶シリコンに形成された逆
導電型領域とこの多結晶シリコン上に絶縁膜を介して形
成された金属電極とからなる電界効果トランジスタを構
成することを特徴とする。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例であシ、Ｎチャネ化縦型電界
効果トランジスタに応用した断面図である◎なお、本実
施例ではサージ吸収用ＭＯ８）ランジスタもＮチャネル
型を例にしている。第２図は第１図の等価回路図である
。縦型電界効果トランジスタＴｏは、Ｎ−基板１２に形
成されたＰベースｌと、Ｐベースｌ内に形成されたＮ＋
ンソー２と、Ｎ−基板１２の裏面側に形成され九Ｎ＋ド
レイン１３と、少くともＮ ノース２とＮ″″基板１２
との間のＰベースｌの表面上に形成されたゲート絶縁膜
３および多結晶シリコンからなるゲート電極４とからな
シ、基板表面側からゲート電極４およびソース電極６を
取シ出し、裏面側からドレイン電極１４を取シ出してい
る。サージ吸収用ＭＯ８）ランジスタＴｔ、Ｔｚは縦型
電界効果トランジスタＴＯのゲート電極を形成する多結
晶シリコンと同−工種で形成された多結晶シリコン中に
ガス拡散ある％ｔｈｒｊ：イオン注入によｐＰ領域９゜
９′、ｎ領域４′、４“、４＃′を形成し、多結晶シリ
コン上に設けられたゲート絶縁膜７上にゲート電極８と
なる金属膜を形成して構成される。すなわち、ＭＯＳ）
ランジスタ’ｒ１はｎ領域４′、４“をソース・ドレイ
ン領域としＰ領域９をチャンネル領域とし、ＭＯＳ）ラ
ンジスタＴ２ｒｔｎ領域４−４′＃をソース・ドレイン
領域としＰ領域９′をチャンネル領域をしている。なお
、図ではｎ領域４“が縦型電界効果トランジスタのゲー
ト電極と配線で接続されているが、直接接続しても良い
。ＭＯＳトランジスタＴＩ、Ｔ２のドレイン・ソース間
耐圧ｒｔＰ領域（９）の不純物濃度と幅によシ決まシ、
縦型電界効果トランジスタＴＯのゲート駆動電圧以上に
選ばれる。またＭＯＳ）ランジスタＴｌ。
効果トランジスタに応用した断面図である◎なお、本実
施例ではサージ吸収用ＭＯ８）ランジスタもＮチャネル
型を例にしている。第２図は第１図の等価回路図である
。縦型電界効果トランジスタＴｏは、Ｎ−基板１２に形
成されたＰベースｌと、Ｐベースｌ内に形成されたＮ＋
ンソー２と、Ｎ−基板１２の裏面側に形成され九Ｎ＋ド
レイン１３と、少くともＮ ノース２とＮ″″基板１２
との間のＰベースｌの表面上に形成されたゲート絶縁膜
３および多結晶シリコンからなるゲート電極４とからな
シ、基板表面側からゲート電極４およびソース電極６を
取シ出し、裏面側からドレイン電極１４を取シ出してい
る。サージ吸収用ＭＯ８）ランジスタＴｔ、Ｔｚは縦型
電界効果トランジスタＴＯのゲート電極を形成する多結
晶シリコンと同−工種で形成された多結晶シリコン中に
ガス拡散ある％ｔｈｒｊ：イオン注入によｐＰ領域９゜
９′、ｎ領域４′、４“、４＃′を形成し、多結晶シリ
コン上に設けられたゲート絶縁膜７上にゲート電極８と
なる金属膜を形成して構成される。すなわち、ＭＯＳ）
ランジスタ’ｒ１はｎ領域４′、４“をソース・ドレイ
ン領域としＰ領域９をチャンネル領域とし、ＭＯＳ）ラ
ンジスタＴ２ｒｔｎ領域４−４′＃をソース・ドレイン
領域としＰ領域９′をチャンネル領域をしている。なお
、図ではｎ領域４“が縦型電界効果トランジスタのゲー
ト電極と配線で接続されているが、直接接続しても良い
。ＭＯＳトランジスタＴＩ、Ｔ２のドレイン・ソース間
耐圧ｒｔＰ領域（９）の不純物濃度と幅によシ決まシ、
縦型電界効果トランジスタＴＯのゲート駆動電圧以上に
選ばれる。またＭＯＳ）ランジスタＴｌ。
Ｔ２のしきり電圧は主にゲート絶縁膜７の厚さによシ制
御され縦型電界効果トランジスタのゲート絶縁膜３の絶
縁耐圧よシ低く選ばれる。
御され縦型電界効果トランジスタのゲート絶縁膜３の絶
縁耐圧よシ低く選ばれる。
次に、動作について第２図を参照して説明すると、縦型
電界効果トランジスタのゲート側Ｇにサージ電圧がかか
った場合ｒｉＭＯ８）ランジスタＴｌがオンし、サー、
ジ電流はＭＯＳ）ランジスタＴ１を通してノースＳに流
れるため、縦型電界効果トランジスタのゲートＧ’ ｒ
ｉＭＯ８トランジスタＴ１のしきい電圧程度に保たれゲ
ート絶縁破壊は起こさない。また、縦型電界効果トラン
ジスタのソース側Ｓ′にサージ電圧がかかった場合はＭ
ＯＳトランジスタＴ２がオンし同様の効果が得られる。
電界効果トランジスタのゲート側Ｇにサージ電圧がかか
った場合ｒｉＭＯ８）ランジスタＴｌがオンし、サー、
ジ電流はＭＯＳ）ランジスタＴ１を通してノースＳに流
れるため、縦型電界効果トランジスタのゲートＧ’ ｒ
ｉＭＯ８トランジスタＴ１のしきい電圧程度に保たれゲ
ート絶縁破壊は起こさない。また、縦型電界効果トラン
ジスタのソース側Ｓ′にサージ電圧がかかった場合はＭ
ＯＳトランジスタＴ２がオンし同様の効果が得られる。
以上述べた様に本発明は、縦型電界効果トランジスタの
ゲート・ソース間にサージ吸収用ポリシリコンＭＯ８）
ランジスタを内蔵させる事によシ、縦型電界効果トラン
ジスタの静電破壊耐量を大幅に向上させる効果がある。
ゲート・ソース間にサージ吸収用ポリシリコンＭＯ８）
ランジスタを内蔵させる事によシ、縦型電界効果トラン
ジスタの静電破壊耐量を大幅に向上させる効果がある。
第１図は本発明の一実施例の断面図、第２図は第１図の
等価回路図、第３図は従来の縦型電界効果トランジスタ
の断面図である。 ｌ・・・・・・Ｐベース、２・・・・・・Ｎ＋ソース、
３・・・・・・ゲート絶縁膜、４・・・・・・ゲート電
極（多結晶シリコン）、４′、４“ ４ ／／／・・・
・・・ｎ領域、５・・・・・・層間絶縁膜、６・・・・
・・ソース電極、７・・・・・・ゲート絶縁膜（丈−ジ
吸収用トランジスタ）、８・・・・・・ゲート電極、９
゜９′・・・・・・Ｐ領域、１０・・・・・・層間絶縁
膜、１１・・・・・・Ｐウェル、１２・・・・・・Ｎ−
基板、１３・・・・・・Ｎ＋ドレイン、１４・・・・・
・ドレイン電極。 代理人 弁理士 内 原 晋１１、・ ）くＪ・
・−切・ 単Ｉ
等価回路図、第３図は従来の縦型電界効果トランジスタ
の断面図である。 ｌ・・・・・・Ｐベース、２・・・・・・Ｎ＋ソース、
３・・・・・・ゲート絶縁膜、４・・・・・・ゲート電
極（多結晶シリコン）、４′、４“ ４ ／／／・・・
・・・ｎ領域、５・・・・・・層間絶縁膜、６・・・・
・・ソース電極、７・・・・・・ゲート絶縁膜（丈−ジ
吸収用トランジスタ）、８・・・・・・ゲート電極、９
゜９′・・・・・・Ｐ領域、１０・・・・・・層間絶縁
膜、１１・・・・・・Ｐウェル、１２・・・・・・Ｎ−
基板、１３・・・・・・Ｎ＋ドレイン、１４・・・・・
・ドレイン電極。 代理人 弁理士 内 原 晋１１、・ ）くＪ・
・−切・ 単Ｉ
Claims (1)
- 表面にソース及びゲートを有し、裏面にドレインを有す
る縦型電界効果トランジスタに於て、ゲート電極を構成
する一導電型多結晶シリコンが、該多結晶シリコンに形
成された逆導電型領域と該多結晶シリコン上に絶縁膜を
介して形成された金属電極とからなる電界効果トランジ
スタを構成することを特徴とする縦型電界効果トランジ
スタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61099976A JPS62256475A (ja) | 1986-04-28 | 1986-04-28 | 縦型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61099976A JPS62256475A (ja) | 1986-04-28 | 1986-04-28 | 縦型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62256475A true JPS62256475A (ja) | 1987-11-09 |
Family
ID=14261695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61099976A Pending JPS62256475A (ja) | 1986-04-28 | 1986-04-28 | 縦型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62256475A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008538862A (ja) * | 2005-04-25 | 2008-11-06 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | Ｍｏｓｆｅｔ装置を制御するためのｍｏｓｆｅｔ装置 |
-
1986
- 1986-04-28 JP JP61099976A patent/JPS62256475A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008538862A (ja) * | 2005-04-25 | 2008-11-06 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | Ｍｏｓｆｅｔ装置を制御するためのｍｏｓｆｅｔ装置 |
| US8338891B2 (en) | 2005-04-25 | 2012-12-25 | Robert Bosch Gmbh | Arrangement of MOSFET's for controlling same |
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