JPS62254073A - Cmosパワ−オン検出回路 - Google Patents
Cmosパワ−オン検出回路Info
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- JPS62254073A JPS62254073A JP61142440A JP14244086A JPS62254073A JP S62254073 A JPS62254073 A JP S62254073A JP 61142440 A JP61142440 A JP 61142440A JP 14244086 A JP14244086 A JP 14244086A JP S62254073 A JPS62254073 A JP S62254073A
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- 238000001514 detection method Methods 0.000 title claims description 26
- 230000000295 complement effect Effects 0.000 claims description 6
- 239000003990 capacitor Substances 0.000 description 7
- 230000000630 rising effect Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/145—Indicating the presence of current or voltage
- G01R19/155—Indicating the presence of voltage
-
- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16504—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed
- G01R19/16519—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed using FET's
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の分野
本発明は上昇する供給電位が所定値又は最大値に達する
時を示すCMOSパワーオン検出回路に関する。
時を示すCMOSパワーオン検出回路に関する。
背景技術
係属中の英国特許出願第8406687号には、回路の
トランジスタの最大しきい電圧を超えると出力表示を与
えるCMOSパワーオン検出回路が記述されている。
トランジスタの最大しきい電圧を超えると出力表示を与
えるCMOSパワーオン検出回路が記述されている。
この係属中の出願の回路は供給電位が2つのしきい電位
の和を超えた時にのみ検出が行われる他の周知の回路の
問題を解決しておシ、検出後は回路によって電流が消費
されない検出回路を提供することができる。
の和を超えた時にのみ検出が行われる他の周知の回路の
問題を解決しておシ、検出後は回路によって電流が消費
されない検出回路を提供することができる。
しかし、最大しきい電圧を超えた場合のパワーオン検出
は成る場合には不利となシうる。例えば、一部の論理回
路はしきい電圧を少し超える供給′1E位では正確に動
作しない。そのような場合には、上述した係属出願のパ
ワーオン検出回路は、回路が完全に動作していない供給
電位の上昇の時点においてパワーオン表示を与える。
は成る場合には不利となシうる。例えば、一部の論理回
路はしきい電圧を少し超える供給′1E位では正確に動
作しない。そのような場合には、上述した係属出願のパ
ワーオン検出回路は、回路が完全に動作していない供給
電位の上昇の時点においてパワーオン表示を与える。
発明の目的
本発明は上述した欠点を軽減するパワーオン検出回路を
提供しようとするものである1、本発明によると、 第1および第2供給線と、 上昇する供給電位に応答して充電電流を発生させる容量
性手段と、 第1および第2供給線の間に並列で接続された第1およ
び第2相補形MOSトランジスタとを含み、それらのト
ランジスタのドレイン電極は一緒に接続されてノードを
形成17、筑1トランジスタのゲート電極は供給電位が
上昇するにつれてそのトランジスタのコンダクタンスが
増加するように接続されておシ、 充電電流から誘導された電位によって第2トランジスタ
を駆動させる手段を営み、 所定値又は最大値を得た供給電位の表示が前記ノードに
おける所定の電位の変化によって与えられるCMOSパ
ワーオン検出回路が提供されている。
提供しようとするものである1、本発明によると、 第1および第2供給線と、 上昇する供給電位に応答して充電電流を発生させる容量
性手段と、 第1および第2供給線の間に並列で接続された第1およ
び第2相補形MOSトランジスタとを含み、それらのト
ランジスタのドレイン電極は一緒に接続されてノードを
形成17、筑1トランジスタのゲート電極は供給電位が
上昇するにつれてそのトランジスタのコンダクタンスが
増加するように接続されておシ、 充電電流から誘導された電位によって第2トランジスタ
を駆動させる手段を営み、 所定値又は最大値を得た供給電位の表示が前記ノードに
おける所定の電位の変化によって与えられるCMOSパ
ワーオン検出回路が提供されている。
容量性手段の充電g流は第1および第2供給線の間に容
量性手段と並列に接続されその間に第2ノードを形成し
ている第1ダイオード手段を介して発生させてもよく、
第1ダイオード手段はそのゲート電極を第27−ドに接
続させている第3MOSトランジスタによって形成する
と便利である。
量性手段と並列に接続されその間に第2ノードを形成し
ている第1ダイオード手段を介して発生させてもよく、
第1ダイオード手段はそのゲート電極を第27−ドに接
続させている第3MOSトランジスタによって形成する
と便利である。
第2トランジスタを駆動させる手段は電流ミラー手段を
官んでいて、それによシ第2トランジスタによって通過
した電流が容量性手段の光′屯電流の所定倍数となるよ
うにしてもよい。
官んでいて、それによシ第2トランジスタによって通過
した電流が容量性手段の光′屯電流の所定倍数となるよ
うにしてもよい。
発明の概要
上昇する供給電位を用いてコンデンサ全充電し、コンデ
ンサの電圧を1つ又は複数の電流ミラーによって結合し
て1対の並列接続相補形MO3トランジスタのうちの1
つを駆動させ、トランジスタ間のノードにおける電位変
化がパワーオン表示を与tルcMOsパワーオン検出回
路を説明している。
ンサの電圧を1つ又は複数の電流ミラーによって結合し
て1対の並列接続相補形MO3トランジスタのうちの1
つを駆動させ、トランジスタ間のノードにおける電位変
化がパワーオン表示を与tルcMOsパワーオン検出回
路を説明している。
発明の詳細な明
本発明の1実施例においては、電流ミラーは第1および
第2供給線の間に並列に結合されその間に第3ノードを
有する第4 MOS トランジスタと第2ダイオード手
段とを含み、第3ノードは第2トランジスタのゲート電
極に接続され、第4トランジスタのゲート電極は第2ノ
ードに接続され、できれば第3および第4トランジスタ
は同じ導電型(conductivity type
)であることが好ましい。
第2供給線の間に並列に結合されその間に第3ノードを
有する第4 MOS トランジスタと第2ダイオード手
段とを含み、第3ノードは第2トランジスタのゲート電
極に接続され、第4トランジスタのゲート電極は第2ノ
ードに接続され、できれば第3および第4トランジスタ
は同じ導電型(conductivity type
)であることが好ましい。
電流ミラー手段は複数の電流ミラーを含むことが好まし
い。
い。
第2ダイオードはそのゲート電極を第37−ドに接続さ
せている第5 MOS トランジスタによって形成して
もよい。
せている第5 MOS トランジスタによって形成して
もよい。
出力手段は前記ノードに結合させてもよく、出力手段は
反転手段金言むと便利である。
反転手段金言むと便利である。
一般的には反転手段は2つのCMOSインバータによっ
て形成される。
て形成される。
前記ノードにおける所定電位変化に応答して、前記表示
後に回路による電流消費を減少させる追加手段を備える
ことが好ましい。
後に回路による電流消費を減少させる追加手段を備える
ことが好ましい。
その追加手段は電流εラ一手段における電流を終止させ
る手段を宮んでいてもよい。
る手段を宮んでいてもよい。
下記の図面を参照して本発明の典型的な実施例を下記に
説明する。
説明する。
第1図は本発明によるメワーオン検出回路の好ましい実
施例を示す。
施例を示す。
第2図は第1図の回路についての供給電位VDDの経時
的上昇を示すグラフである。
的上昇を示すグラフである。
さて第1図を参照すると、回路は第1および第2供給線
10および20を含み、供給線10は供給電圧VDD
’に受取り、供給線20は基準線であシ、供給電圧VD
Dは基準線に関して正である。
10および20を含み、供給線10は供給電圧VDD
’に受取り、供給線20は基準線であシ、供給電圧VD
Dは基準線に関して正である。
コンデンサCoは第1端末を供給線銀に接続させ、その
第2端末をノードAにおいてPチャネルMOSトランジ
スタQOのドレイン電極に接続させてお)、このPチャ
ネルMOSトランジスタQOはそのドレイン電極をその
ゲート電極に接続させてダイオードを形成し、そのソー
ス電極を供給線10に接続させている。
第2端末をノードAにおいてPチャネルMOSトランジ
スタQOのドレイン電極に接続させてお)、このPチャ
ネルMOSトランジスタQOはそのドレイン電極をその
ゲート電極に接続させてダイオードを形成し、そのソー
ス電極を供給線10に接続させている。
1対の相補形MOSトランジスタQ1およびQ2が供給
線10および20の間に並列に接続され、トランジスタ
Q1およびQ2のソース電極は供給線10および20に
それぞれ接続され、それらのドレイン電極は一緒に結合
されてノードBを作っている。その対のNチャネルトラ
ンジスタであるトランジスタQ2はまたそのゲート電極
をノードBにおいてそのドレイン電極に接続させてダイ
オード全形成し、PチャネルトランジスタQ1のゲート
はトランジスタQOのゲートに接続されている。
線10および20の間に並列に接続され、トランジスタ
Q1およびQ2のソース電極は供給線10および20に
それぞれ接続され、それらのドレイン電極は一緒に結合
されてノードBを作っている。その対のNチャネルトラ
ンジスタであるトランジスタQ2はまたそのゲート電極
をノードBにおいてそのドレイン電極に接続させてダイ
オード全形成し、PチャネルトランジスタQ1のゲート
はトランジスタQOのゲートに接続されている。
PチャネルトランジスタQ3とNチャネルトランジスタ
ロ4によって形成されている更にもう1対の相補形MO
Sトランジスタが供給線10および20の間に並列で接
続され、トランジスタQ3およびQ4のソース電極は供
給線10および20にそれぞれ接続され、それらのトラ
ンジスタのドレイン電極は一緒に結合されてノードC’
Th作っている。トランジスタQ4のゲート電極はトラ
ンジスタQ2のゲート電極に接続され、トランジスタQ
3のゲート電極は供給線20に接続されている。
ロ4によって形成されている更にもう1対の相補形MO
Sトランジスタが供給線10および20の間に並列で接
続され、トランジスタQ3およびQ4のソース電極は供
給線10および20にそれぞれ接続され、それらのトラ
ンジスタのドレイン電極は一緒に結合されてノードC’
Th作っている。トランジスタQ4のゲート電極はトラ
ンジスタQ2のゲート電極に接続され、トランジスタQ
3のゲート電極は供給線20に接続されている。
さて第1図と第2図と金−緒に参照すると、供給線10
に印加される瞬時供給電圧VDDは、その印加後時間T
Oにおいて最大[VDD Oに達するまで時間とともに
上昇する。この上昇する供給電位は下記によυ表わすこ
とができる: VDD=S、T、 、 但し S =’VDDO/
T。
に印加される瞬時供給電圧VDDは、その印加後時間T
Oにおいて最大[VDD Oに達するまで時間とともに
上昇する。この上昇する供給電位は下記によυ表わすこ
とができる: VDD=S、T、 、 但し S =’VDDO/
T。
PチャネルトランジスタQOのしきい電圧VTz−超え
ると、コンデンサCOは電流i0によりタ゛イオード接
続トランジスタQOを介して充電される。
ると、コンデンサCOは電流i0によりタ゛イオード接
続トランジスタQOを介して充電される。
但し、
l0=S、CO
2つの電流ミラーによって形成され相補形MOSトラン
ジスタQ1およびQ2を含み電流ミラー回路の動作によ
り、トランジスタQ4のゲート電極はコンデンサCOの
瞬時電圧から誘導された電圧によって駆動され、トラン
ジスタQ4 HコンデンサCOの充電電流の倍数Nでお
る飽和電流を通過させることができる。
ジスタQ1およびQ2を含み電流ミラー回路の動作によ
り、トランジスタQ4のゲート電極はコンデンサCOの
瞬時電圧から誘導された電圧によって駆動され、トラン
ジスタQ4 HコンデンサCOの充電電流の倍数Nでお
る飽和電流を通過させることができる。
従って、トランジスタQ4のこの飽和電流工4は下記の
ように表わすことができる: l4=N、IO 但し、Nは所定の乗数である。
ように表わすことができる: l4=N、IO 但し、Nは所定の乗数である。
電流I4カ電流I3 (但し、I 3=に3 (VDD
−VT)”)よシ大である限シにおいては、K3はトラ
ンジスタQ3のバジメータに依存して一定であるので、
トランジスタQ3および04間のノードCの電圧は供給
線力の電位の近くに、即ちはソ0ボルトに保持される。
−VT)”)よシ大である限シにおいては、K3はトラ
ンジスタQ3のバジメータに依存して一定であるので、
トランジスタQ3および04間のノードCの電圧は供給
線力の電位の近くに、即ちはソ0ボルトに保持される。
電流13は供給電位がその最大値において安定する時点
以前の時点において電流I4ヲ上回ることができる。
以前の時点において電流I4ヲ上回ることができる。
この場合にはN、S、CO= K3 (VDD−VT)
”であであるとノードCにおける電位はVDDに変化す
る。
”であであるとノードCにおける電位はVDDに変化す
る。
この方法により、回路は上昇する供給電位が所定値に達
するとノードCにおける電位を号からVDDに急速に変
えることによってパワーオン表示を与える。
するとノードCにおける電位を号からVDDに急速に変
えることによってパワーオン表示を与える。
状態N 、 S 、 Co = K3 (VDD−VT
)” に達する前に供給電圧VDDがその最大値V
DD Oに達すると、コンデンサCoを光電させる電流
IOは減少し、]記の式によって表わすことができる: 但し、KOは式l0=KO(V−VT)” Kヨッテ定
義′される定数である。
)” に達する前に供給電圧VDDがその最大値V
DD Oに達すると、コンデンサCoを光電させる電流
IOは減少し、]記の式によって表わすことができる: 但し、KOは式l0=KO(V−VT)” Kヨッテ定
義′される定数である。
電流工4は下記の式によって与えられる時間Tにおいて
電流I3より小さくなく: この時点においてトランジスタQ3はトランジスタQ4
よシ強力に伝導し、ノードCにおける電圧は供給電位V
DDのそれに切換わる。
電流I3より小さくなく: この時点においてトランジスタQ3はトランジスタQ4
よシ強力に伝導し、ノードCにおける電圧は供給電位V
DDのそれに切換わる。
この結果ノードCにおける零ボルトからVDDへの電位
の変化は、供給電圧が上昇をやめたという表示を与える
。
の変化は、供給電圧が上昇をやめたという表示を与える
。
上述したように、回路は上昇する供給電圧が所定値に達
した時、又は供給電位VDDが最大値に達してしばらく
してからノードCにおける電位変化によってパワーオン
表示を与える。
した時、又は供給電位VDDが最大値に達してしばらく
してからノードCにおける電位変化によってパワーオン
表示を与える。
回路から適当な出力信号を与えるために、トランジスタ
Q3とQ4の間のノードCは2つの並列接続CMOSイ
ンバータによって出力端子30に結合されている。第1
のインバータはPチャネルトランジスタQ5とNチャネ
ルトランジスタロ6によって形成され、これらのトラン
ジスタは供給線10および加の間に並列で接続されそれ
らのドレイン電極緒に接続させてノードDt作っている
。トランジスタQ5およびQ6のゲート電極は一緒に接
続され、ノードCに接続されている。第2インバータは
供給線10および艶の間に接続されたPチャネルトラン
ジスタリフおよびNチャネルトランジスタQ8によって
与えられ、これらのトランジスタのゲート電極はノード
Dに接続され、これらのトランジスタのドレイン電極は
ノードEにおいて一緒に接続され、出力端子(資)に接
続されている。ノードCにおける電圧が電位VDDにま
で上昇してパワーオンを示すと、出力端子□□□におけ
る電位もまたVDDになる。
Q3とQ4の間のノードCは2つの並列接続CMOSイ
ンバータによって出力端子30に結合されている。第1
のインバータはPチャネルトランジスタQ5とNチャネ
ルトランジスタロ6によって形成され、これらのトラン
ジスタは供給線10および加の間に並列で接続されそれ
らのドレイン電極緒に接続させてノードDt作っている
。トランジスタQ5およびQ6のゲート電極は一緒に接
続され、ノードCに接続されている。第2インバータは
供給線10および艶の間に接続されたPチャネルトラン
ジスタリフおよびNチャネルトランジスタQ8によって
与えられ、これらのトランジスタのゲート電極はノード
Dに接続され、これらのトランジスタのドレイン電極は
ノードEにおいて一緒に接続され、出力端子(資)に接
続されている。ノードCにおける電圧が電位VDDにま
で上昇してパワーオンを示すと、出力端子□□□におけ
る電位もまたVDDになる。
出力端子園におけるパワーオン検出信号を与え九後に回
路による電流消費を少なくするために、ノードDはPチ
ャネルMO8トランジスタQ9のゲート電極に接続され
、そのソース電極は供給線10に接続され、そのドレイ
ン電極はトランジスタ1のゲート電極に接続されている
。同様に、ノードCはNチャネルMOSトランジスタQ
IOのゲート電極に接続され、このトランジスタのソー
ス電極は供給線力に接続され、このトランジスタのドレ
イン’ltaはトランジスタQ4のゲー)!極に接続さ
れている。
路による電流消費を少なくするために、ノードDはPチ
ャネルMO8トランジスタQ9のゲート電極に接続され
、そのソース電極は供給線10に接続され、そのドレイ
ン電極はトランジスタ1のゲート電極に接続されている
。同様に、ノードCはNチャネルMOSトランジスタQ
IOのゲート電極に接続され、このトランジスタのソー
ス電極は供給線力に接続され、このトランジスタのドレ
イン’ltaはトランジスタQ4のゲー)!極に接続さ
れている。
ノードCにおける電位が供給電位VDDに等しくなると
、トランジスタQ9およびQIOはオンになり、それに
よりトランジスタQ1およびQ4を流れる電流はカット
されるので、パワー上昇が終るとパワーオン検出回路は
電流の消費をやめる。
、トランジスタQ9およびQIOはオンになり、それに
よりトランジスタQ1およびQ4を流れる電流はカット
されるので、パワー上昇が終るとパワーオン検出回路は
電流の消費をやめる。
だが供給線10に印加された供給電位の上昇の検出がひ
とたび回路によって行われると、回路は切換えられた状
態にとyまシ、出力端子罪は供給電位がしきい電圧VT
以下にさがるまでVDDに等しい表示出力電圧を与える
。
とたび回路によって行われると、回路は切換えられた状
態にとyまシ、出力端子罪は供給電位がしきい電圧VT
以下にさがるまでVDDに等しい表示出力電圧を与える
。
本発明を例をあげて説明したが、本発明の範囲を逸脱す
ることなく変形を行うことができる。例えば、説明した
実施例ではトランジスタQ4は2つの電流ミラーを介し
てコンデンサCOに生じた充電電流により駆動されるが
、これは絶対に必要というのではなく、これよシ多い、
又は少ないミラーを用いてもよい。所望するならば電流
ミラーは使用する必要はなく、その場合にはトランジス
タQOとQ4を同じ導を型としそれらのゲート電極を一
緒に接続させる。
ることなく変形を行うことができる。例えば、説明した
実施例ではトランジスタQ4は2つの電流ミラーを介し
てコンデンサCOに生じた充電電流により駆動されるが
、これは絶対に必要というのではなく、これよシ多い、
又は少ないミラーを用いてもよい。所望するならば電流
ミラーは使用する必要はなく、その場合にはトランジス
タQOとQ4を同じ導を型としそれらのゲート電極を一
緒に接続させる。
第1図は、本発明によるパワーオン検出回路の好ましい
実施例金示す。 第2図は、第1図の回路についての供給電位VDDの経
時的上昇を示すグラフでおる。
実施例金示す。 第2図は、第1図の回路についての供給電位VDDの経
時的上昇を示すグラフでおる。
Claims (1)
- 【特許請求の範囲】 1、第1および第2供給線と、 上昇する供給電位に応答して充電電流を発生させる容量
性手段と、 第1および第2供給線の間に並列で接続された第1およ
び第2相補形MOSトランジスタとを含み、これらのト
ランジスタのドレイン電極は一緒に接続されてノードを
作り、第1トランジスタのゲート電極はそのトランジス
タのコンダクタンスが供給電位が上昇するにつれて増加
するように接続されており、 充電電流から誘導された電位で第2トランジスタを駆動
させる手段を含み、所定値又は最大値を達成した供給電
位の表示を前記ノードにおける所定の電位変化によつて
与える、 CMOSパワーオン検出回路。 2、容量性手段の光電電流を第1および第2供給線の間
で容量性手段と並列で接続され、その間で第2ノートを
形成する第1ダイオード手段を介して発生させる特許請
求の範囲第1項記載のCMOSパワーオン検出回路。 3、第1ダイオード手段はそのゲート電極を第2ノード
に接続させている第3MOSトランジスタによつて形成
される前記特許請求の範囲第2項記載のCMOSパワー
オン検出回路。 4、第2トランジスタを駆動させる手段は電流ミラー手
段を含み、第2トランジスタによつて通過した電流が容
量性手段における充電電流の所定倍数である特許請求の
範囲第1項、第2項、第3項のうちの何れか1項記載の
CMOSパワーオン検出回路。 5、電流ミラーは第1および第2供給線の間に並列で結
合されその間に第3ノードを有する第4MOSトランジ
スタおよび第2ダイオード手段を含み、第3ノードは第
2トランジスタのゲート電極に接続され、第4トランジ
スタのゲート電極は第2ノードに接続されている前記特
許請求の範囲第4項記載のCMOSパワーオン検出回路
。 6、第3および第4トランジスタが同じ導電型を有する
前記第2項および前記特許請求の範囲第5項記載のCM
OSパワーオン検出回路。 7、電流ミラー手段は複数の電流ミラーを含む前記特許
請求の範囲第4項〜第6項のうちの何れか1項記載のC
MOSパワーオン検出回路。 8、第2ダイオード手段はそのゲート電極を第3ノード
に接続させている第5MOSトランジスタによつて形成
されている前記特許請求の範囲第4項〜第6項のうちの
何れか1項記載のCMOSパワーオン検出回路。 9、出力手段は前記ノード結合されている特許請求の範
囲第1項乃至第8項のうちの何れか1項記載のCMOS
パワーオン検出回路。 10、出力手段は反転手段を含む前記特許請求の範囲第
9項記載のCMOSパワーオン検出回路。 11、反転手段は2つのCMOSインバータによつて形
成されている前記特許請求の範囲第10項記載の回路。 12、前記ノードにおける電位変化に応答して、前記表
示後に回路による電流消費を減少させる追加手段が備え
られている特許請求の範囲第1項乃至第11項のうちの
何れか1項記載の回路。 13、追加手段は電流ミラー手段における電流を終了さ
せる手段を含み前記特許請求の範囲第12項の回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB8515434A GB2176959B (en) | 1985-06-18 | 1985-06-18 | Cmos power-on detection circuit |
GB8515434 | 1985-06-18 |
Publications (2)
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