JPS62254073A - Ｃｍｏｓパワ−オン検出回路 - Google Patents
Ｃｍｏｓパワ−オン検出回路Info
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- JPS62254073A JPS62254073A JP61142440A JP14244086A JPS62254073A JP S62254073 A JPS62254073 A JP S62254073A JP 61142440 A JP61142440 A JP 61142440A JP 14244086 A JP14244086 A JP 14244086A JP S62254073 A JPS62254073 A JP S62254073A
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- 238000001514 detection method Methods 0.000 title claims description 26
- 230000000295 complement effect Effects 0.000 claims description 6
- 239000003990 capacitor Substances 0.000 description 7
- 230000000630 rising effect Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/145—Indicating the presence of current or voltage
- G01R19/155—Indicating the presence of voltage
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16504—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の分野
本発明は上昇する供給電位が所定値又は最大値に達する
時を示すＣＭＯＳパワーオン検出回路に関する。
時を示すＣＭＯＳパワーオン検出回路に関する。
背景技術
係属中の英国特許出願第８４０６６８７号には、回路の
トランジスタの最大しきい電圧を超えると出力表示を与
えるＣＭＯＳパワーオン検出回路が記述されている。
トランジスタの最大しきい電圧を超えると出力表示を与
えるＣＭＯＳパワーオン検出回路が記述されている。
この係属中の出願の回路は供給電位が２つのしきい電位
の和を超えた時にのみ検出が行われる他の周知の回路の
問題を解決しておシ、検出後は回路によって電流が消費
されない検出回路を提供することができる。
の和を超えた時にのみ検出が行われる他の周知の回路の
問題を解決しておシ、検出後は回路によって電流が消費
されない検出回路を提供することができる。
しかし、最大しきい電圧を超えた場合のパワーオン検出
は成る場合には不利となシうる。例えば、一部の論理回
路はしきい電圧を少し超える供給′１Ｅ位では正確に動
作しない。そのような場合には、上述した係属出願のパ
ワーオン検出回路は、回路が完全に動作していない供給
電位の上昇の時点においてパワーオン表示を与える。
は成る場合には不利となシうる。例えば、一部の論理回
路はしきい電圧を少し超える供給′１Ｅ位では正確に動
作しない。そのような場合には、上述した係属出願のパ
ワーオン検出回路は、回路が完全に動作していない供給
電位の上昇の時点においてパワーオン表示を与える。
発明の目的
本発明は上述した欠点を軽減するパワーオン検出回路を
提供しようとするものである１、本発明によると、 第１および第２供給線と、 上昇する供給電位に応答して充電電流を発生させる容量
性手段と、 第１および第２供給線の間に並列で接続された第１およ
び第２相補形ＭＯＳトランジスタとを含み、それらのト
ランジスタのドレイン電極は一緒に接続されてノードを
形成１７、筑１トランジスタのゲート電極は供給電位が
上昇するにつれてそのトランジスタのコンダクタンスが
増加するように接続されておシ、 充電電流から誘導された電位によって第２トランジスタ
を駆動させる手段を営み、 所定値又は最大値を得た供給電位の表示が前記ノードに
おける所定の電位の変化によって与えられるＣＭＯＳパ
ワーオン検出回路が提供されている。
提供しようとするものである１、本発明によると、 第１および第２供給線と、 上昇する供給電位に応答して充電電流を発生させる容量
性手段と、 第１および第２供給線の間に並列で接続された第１およ
び第２相補形ＭＯＳトランジスタとを含み、それらのト
ランジスタのドレイン電極は一緒に接続されてノードを
形成１７、筑１トランジスタのゲート電極は供給電位が
上昇するにつれてそのトランジスタのコンダクタンスが
増加するように接続されておシ、 充電電流から誘導された電位によって第２トランジスタ
を駆動させる手段を営み、 所定値又は最大値を得た供給電位の表示が前記ノードに
おける所定の電位の変化によって与えられるＣＭＯＳパ
ワーオン検出回路が提供されている。
容量性手段の充電ｇ流は第１および第２供給線の間に容
量性手段と並列に接続されその間に第２ノードを形成し
ている第１ダイオード手段を介して発生させてもよく、
第１ダイオード手段はそのゲート電極を第２７−ドに接
続させている第３ＭＯＳトランジスタによって形成する
と便利である。
量性手段と並列に接続されその間に第２ノードを形成し
ている第１ダイオード手段を介して発生させてもよく、
第１ダイオード手段はそのゲート電極を第２７−ドに接
続させている第３ＭＯＳトランジスタによって形成する
と便利である。
第２トランジスタを駆動させる手段は電流ミラー手段を
官んでいて、それによシ第２トランジスタによって通過
した電流が容量性手段の光′屯電流の所定倍数となるよ
うにしてもよい。
官んでいて、それによシ第２トランジスタによって通過
した電流が容量性手段の光′屯電流の所定倍数となるよ
うにしてもよい。
発明の概要
上昇する供給電位を用いてコンデンサ全充電し、コンデ
ンサの電圧を１つ又は複数の電流ミラーによって結合し
て１対の並列接続相補形ＭＯ３トランジスタのうちの１
つを駆動させ、トランジスタ間のノードにおける電位変
化がパワーオン表示を与ｔルｃＭＯｓパワーオン検出回
路を説明している。
ンサの電圧を１つ又は複数の電流ミラーによって結合し
て１対の並列接続相補形ＭＯ３トランジスタのうちの１
つを駆動させ、トランジスタ間のノードにおける電位変
化がパワーオン表示を与ｔルｃＭＯｓパワーオン検出回
路を説明している。
発明の詳細な明
本発明の１実施例においては、電流ミラーは第１および
第２供給線の間に並列に結合されその間に第３ノードを
有する第４ ＭＯＳ トランジスタと第２ダイオード手
段とを含み、第３ノードは第２トランジスタのゲート電
極に接続され、第４トランジスタのゲート電極は第２ノ
ードに接続され、できれば第３および第４トランジスタ
は同じ導電型（ｃｏｎｄｕｃｔｉｖｉｔｙ ｔｙｐｅ
）であることが好ましい。
第２供給線の間に並列に結合されその間に第３ノードを
有する第４ ＭＯＳ トランジスタと第２ダイオード手
段とを含み、第３ノードは第２トランジスタのゲート電
極に接続され、第４トランジスタのゲート電極は第２ノ
ードに接続され、できれば第３および第４トランジスタ
は同じ導電型（ｃｏｎｄｕｃｔｉｖｉｔｙ ｔｙｐｅ
）であることが好ましい。
電流ミラー手段は複数の電流ミラーを含むことが好まし
い。
い。
第２ダイオードはそのゲート電極を第３７−ドに接続さ
せている第５ ＭＯＳ トランジスタによって形成して
もよい。
せている第５ ＭＯＳ トランジスタによって形成して
もよい。
出力手段は前記ノードに結合させてもよく、出力手段は
反転手段金言むと便利である。
反転手段金言むと便利である。
一般的には反転手段は２つのＣＭＯＳインバータによっ
て形成される。
て形成される。
前記ノードにおける所定電位変化に応答して、前記表示
後に回路による電流消費を減少させる追加手段を備える
ことが好ましい。
後に回路による電流消費を減少させる追加手段を備える
ことが好ましい。
その追加手段は電流εラ一手段における電流を終止させ
る手段を宮んでいてもよい。
る手段を宮んでいてもよい。
下記の図面を参照して本発明の典型的な実施例を下記に
説明する。
説明する。
第１図は本発明によるメワーオン検出回路の好ましい実
施例を示す。
施例を示す。
第２図は第１図の回路についての供給電位ＶＤＤの経時
的上昇を示すグラフである。
的上昇を示すグラフである。
さて第１図を参照すると、回路は第１および第２供給線
１０および２０を含み、供給線１０は供給電圧ＶＤＤ
’に受取り、供給線２０は基準線であシ、供給電圧ＶＤ
Ｄは基準線に関して正である。
１０および２０を含み、供給線１０は供給電圧ＶＤＤ
’に受取り、供給線２０は基準線であシ、供給電圧ＶＤ
Ｄは基準線に関して正である。
コンデンサＣｏは第１端末を供給線銀に接続させ、その
第２端末をノードＡにおいてＰチャネルＭＯＳトランジ
スタＱＯのドレイン電極に接続させてお）、このＰチャ
ネルＭＯＳトランジスタＱＯはそのドレイン電極をその
ゲート電極に接続させてダイオードを形成し、そのソー
ス電極を供給線１０に接続させている。
第２端末をノードＡにおいてＰチャネルＭＯＳトランジ
スタＱＯのドレイン電極に接続させてお）、このＰチャ
ネルＭＯＳトランジスタＱＯはそのドレイン電極をその
ゲート電極に接続させてダイオードを形成し、そのソー
ス電極を供給線１０に接続させている。
１対の相補形ＭＯＳトランジスタＱ１およびＱ２が供給
線１０および２０の間に並列に接続され、トランジスタ
Ｑ１およびＱ２のソース電極は供給線１０および２０に
それぞれ接続され、それらのドレイン電極は一緒に結合
されてノードＢを作っている。その対のＮチャネルトラ
ンジスタであるトランジスタＱ２はまたそのゲート電極
をノードＢにおいてそのドレイン電極に接続させてダイ
オード全形成し、ＰチャネルトランジスタＱ１のゲート
はトランジスタＱＯのゲートに接続されている。
線１０および２０の間に並列に接続され、トランジスタ
Ｑ１およびＱ２のソース電極は供給線１０および２０に
それぞれ接続され、それらのドレイン電極は一緒に結合
されてノードＢを作っている。その対のＮチャネルトラ
ンジスタであるトランジスタＱ２はまたそのゲート電極
をノードＢにおいてそのドレイン電極に接続させてダイ
オード全形成し、ＰチャネルトランジスタＱ１のゲート
はトランジスタＱＯのゲートに接続されている。
ＰチャネルトランジスタＱ３とＮチャネルトランジスタ
ロ４によって形成されている更にもう１対の相補形ＭＯ
Ｓトランジスタが供給線１０および２０の間に並列で接
続され、トランジスタＱ３およびＱ４のソース電極は供
給線１０および２０にそれぞれ接続され、それらのトラ
ンジスタのドレイン電極は一緒に結合されてノードＣ’
Ｔｈ作っている。トランジスタＱ４のゲート電極はトラ
ンジスタＱ２のゲート電極に接続され、トランジスタＱ
３のゲート電極は供給線２０に接続されている。
ロ４によって形成されている更にもう１対の相補形ＭＯ
Ｓトランジスタが供給線１０および２０の間に並列で接
続され、トランジスタＱ３およびＱ４のソース電極は供
給線１０および２０にそれぞれ接続され、それらのトラ
ンジスタのドレイン電極は一緒に結合されてノードＣ’
Ｔｈ作っている。トランジスタＱ４のゲート電極はトラ
ンジスタＱ２のゲート電極に接続され、トランジスタＱ
３のゲート電極は供給線２０に接続されている。
さて第１図と第２図と金−緒に参照すると、供給線１０
に印加される瞬時供給電圧ＶＤＤは、その印加後時間Ｔ
Ｏにおいて最大［ＶＤＤ Ｏに達するまで時間とともに
上昇する。この上昇する供給電位は下記によυ表わすこ
とができる： ＶＤＤ＝Ｓ、Ｔ、 、 但し Ｓ ＝’ＶＤＤＯ／
Ｔ。
に印加される瞬時供給電圧ＶＤＤは、その印加後時間Ｔ
Ｏにおいて最大［ＶＤＤ Ｏに達するまで時間とともに
上昇する。この上昇する供給電位は下記によυ表わすこ
とができる： ＶＤＤ＝Ｓ、Ｔ、 、 但し Ｓ ＝’ＶＤＤＯ／
Ｔ。
ＰチャネルトランジスタＱＯのしきい電圧ＶＴｚ−超え
ると、コンデンサＣＯは電流ｉ０によりタ゛イオード接
続トランジスタＱＯを介して充電される。
ると、コンデンサＣＯは電流ｉ０によりタ゛イオード接
続トランジスタＱＯを介して充電される。
但し、
ｌ０＝Ｓ、ＣＯ
２つの電流ミラーによって形成され相補形ＭＯＳトラン
ジスタＱ１およびＱ２を含み電流ミラー回路の動作によ
り、トランジスタＱ４のゲート電極はコンデンサＣＯの
瞬時電圧から誘導された電圧によって駆動され、トラン
ジスタＱ４ ＨコンデンサＣＯの充電電流の倍数Ｎでお
る飽和電流を通過させることができる。
ジスタＱ１およびＱ２を含み電流ミラー回路の動作によ
り、トランジスタＱ４のゲート電極はコンデンサＣＯの
瞬時電圧から誘導された電圧によって駆動され、トラン
ジスタＱ４ ＨコンデンサＣＯの充電電流の倍数Ｎでお
る飽和電流を通過させることができる。
従って、トランジスタＱ４のこの飽和電流工４は下記の
ように表わすことができる： ｌ４＝Ｎ、ＩＯ 但し、Ｎは所定の乗数である。
ように表わすことができる： ｌ４＝Ｎ、ＩＯ 但し、Ｎは所定の乗数である。
電流Ｉ４カ電流Ｉ３ （但し、Ｉ ３＝に３ （ＶＤＤ
−ＶＴ）”）よシ大である限シにおいては、Ｋ３はトラ
ンジスタＱ３のバジメータに依存して一定であるので、
トランジスタＱ３および０４間のノードＣの電圧は供給
線力の電位の近くに、即ちはソ０ボルトに保持される。
−ＶＴ）”）よシ大である限シにおいては、Ｋ３はトラ
ンジスタＱ３のバジメータに依存して一定であるので、
トランジスタＱ３および０４間のノードＣの電圧は供給
線力の電位の近くに、即ちはソ０ボルトに保持される。
電流１３は供給電位がその最大値において安定する時点
以前の時点において電流Ｉ４ヲ上回ることができる。
以前の時点において電流Ｉ４ヲ上回ることができる。
この場合にはＮ、Ｓ、ＣＯ＝ Ｋ３ （ＶＤＤ−ＶＴ）
”であであるとノードＣにおける電位はＶＤＤに変化す
る。
”であであるとノードＣにおける電位はＶＤＤに変化す
る。
この方法により、回路は上昇する供給電位が所定値に達
するとノードＣにおける電位を号からＶＤＤに急速に変
えることによってパワーオン表示を与える。
するとノードＣにおける電位を号からＶＤＤに急速に変
えることによってパワーオン表示を与える。
状態Ｎ 、 Ｓ 、 Ｃｏ ＝ Ｋ３ （ＶＤＤ−ＶＴ
）” に達する前に供給電圧ＶＤＤがその最大値Ｖ
ＤＤ Ｏに達すると、コンデンサＣｏを光電させる電流
ＩＯは減少し、］記の式によって表わすことができる： 但し、ＫＯは式ｌ０＝ＫＯ（Ｖ−ＶＴ）” Ｋヨッテ定
義′される定数である。
）” に達する前に供給電圧ＶＤＤがその最大値Ｖ
ＤＤ Ｏに達すると、コンデンサＣｏを光電させる電流
ＩＯは減少し、］記の式によって表わすことができる： 但し、ＫＯは式ｌ０＝ＫＯ（Ｖ−ＶＴ）” Ｋヨッテ定
義′される定数である。
電流工４は下記の式によって与えられる時間Ｔにおいて
電流Ｉ３より小さくなく： この時点においてトランジスタＱ３はトランジスタＱ４
よシ強力に伝導し、ノードＣにおける電圧は供給電位Ｖ
ＤＤのそれに切換わる。
電流Ｉ３より小さくなく： この時点においてトランジスタＱ３はトランジスタＱ４
よシ強力に伝導し、ノードＣにおける電圧は供給電位Ｖ
ＤＤのそれに切換わる。
この結果ノードＣにおける零ボルトからＶＤＤへの電位
の変化は、供給電圧が上昇をやめたという表示を与える
。
の変化は、供給電圧が上昇をやめたという表示を与える
。
上述したように、回路は上昇する供給電圧が所定値に達
した時、又は供給電位ＶＤＤが最大値に達してしばらく
してからノードＣにおける電位変化によってパワーオン
表示を与える。
した時、又は供給電位ＶＤＤが最大値に達してしばらく
してからノードＣにおける電位変化によってパワーオン
表示を与える。
回路から適当な出力信号を与えるために、トランジスタ
Ｑ３とＱ４の間のノードＣは２つの並列接続ＣＭＯＳイ
ンバータによって出力端子３０に結合されている。第１
のインバータはＰチャネルトランジスタＱ５とＮチャネ
ルトランジスタロ６によって形成され、これらのトラン
ジスタは供給線１０および加の間に並列で接続されそれ
らのドレイン電極緒に接続させてノードＤｔ作っている
。トランジスタＱ５およびＱ６のゲート電極は一緒に接
続され、ノードＣに接続されている。第２インバータは
供給線１０および艶の間に接続されたＰチャネルトラン
ジスタリフおよびＮチャネルトランジスタＱ８によって
与えられ、これらのトランジスタのゲート電極はノード
Ｄに接続され、これらのトランジスタのドレイン電極は
ノードＥにおいて一緒に接続され、出力端子（資）に接
続されている。ノードＣにおける電圧が電位ＶＤＤにま
で上昇してパワーオンを示すと、出力端子□□□におけ
る電位もまたＶＤＤになる。
Ｑ３とＱ４の間のノードＣは２つの並列接続ＣＭＯＳイ
ンバータによって出力端子３０に結合されている。第１
のインバータはＰチャネルトランジスタＱ５とＮチャネ
ルトランジスタロ６によって形成され、これらのトラン
ジスタは供給線１０および加の間に並列で接続されそれ
らのドレイン電極緒に接続させてノードＤｔ作っている
。トランジスタＱ５およびＱ６のゲート電極は一緒に接
続され、ノードＣに接続されている。第２インバータは
供給線１０および艶の間に接続されたＰチャネルトラン
ジスタリフおよびＮチャネルトランジスタＱ８によって
与えられ、これらのトランジスタのゲート電極はノード
Ｄに接続され、これらのトランジスタのドレイン電極は
ノードＥにおいて一緒に接続され、出力端子（資）に接
続されている。ノードＣにおける電圧が電位ＶＤＤにま
で上昇してパワーオンを示すと、出力端子□□□におけ
る電位もまたＶＤＤになる。
出力端子園におけるパワーオン検出信号を与え九後に回
路による電流消費を少なくするために、ノードＤはＰチ
ャネルＭＯ８トランジスタＱ９のゲート電極に接続され
、そのソース電極は供給線１０に接続され、そのドレイ
ン電極はトランジスタ１のゲート電極に接続されている
。同様に、ノードＣはＮチャネルＭＯＳトランジスタＱ
ＩＯのゲート電極に接続され、このトランジスタのソー
ス電極は供給線力に接続され、このトランジスタのドレ
イン’ｌｔａはトランジスタＱ４のゲー）！極に接続さ
れている。
路による電流消費を少なくするために、ノードＤはＰチ
ャネルＭＯ８トランジスタＱ９のゲート電極に接続され
、そのソース電極は供給線１０に接続され、そのドレイ
ン電極はトランジスタ１のゲート電極に接続されている
。同様に、ノードＣはＮチャネルＭＯＳトランジスタＱ
ＩＯのゲート電極に接続され、このトランジスタのソー
ス電極は供給線力に接続され、このトランジスタのドレ
イン’ｌｔａはトランジスタＱ４のゲー）！極に接続さ
れている。
ノードＣにおける電位が供給電位ＶＤＤに等しくなると
、トランジスタＱ９およびＱＩＯはオンになり、それに
よりトランジスタＱ１およびＱ４を流れる電流はカット
されるので、パワー上昇が終るとパワーオン検出回路は
電流の消費をやめる。
、トランジスタＱ９およびＱＩＯはオンになり、それに
よりトランジスタＱ１およびＱ４を流れる電流はカット
されるので、パワー上昇が終るとパワーオン検出回路は
電流の消費をやめる。
だが供給線１０に印加された供給電位の上昇の検出がひ
とたび回路によって行われると、回路は切換えられた状
態にとｙまシ、出力端子罪は供給電位がしきい電圧ＶＴ
以下にさがるまでＶＤＤに等しい表示出力電圧を与える
。
とたび回路によって行われると、回路は切換えられた状
態にとｙまシ、出力端子罪は供給電位がしきい電圧ＶＴ
以下にさがるまでＶＤＤに等しい表示出力電圧を与える
。
本発明を例をあげて説明したが、本発明の範囲を逸脱す
ることなく変形を行うことができる。例えば、説明した
実施例ではトランジスタＱ４は２つの電流ミラーを介し
てコンデンサＣＯに生じた充電電流により駆動されるが
、これは絶対に必要というのではなく、これよシ多い、
又は少ないミラーを用いてもよい。所望するならば電流
ミラーは使用する必要はなく、その場合にはトランジス
タＱＯとＱ４を同じ導を型としそれらのゲート電極を一
緒に接続させる。
ることなく変形を行うことができる。例えば、説明した
実施例ではトランジスタＱ４は２つの電流ミラーを介し
てコンデンサＣＯに生じた充電電流により駆動されるが
、これは絶対に必要というのではなく、これよシ多い、
又は少ないミラーを用いてもよい。所望するならば電流
ミラーは使用する必要はなく、その場合にはトランジス
タＱＯとＱ４を同じ導を型としそれらのゲート電極を一
緒に接続させる。
第１図は、本発明によるパワーオン検出回路の好ましい
実施例金示す。 第２図は、第１図の回路についての供給電位ＶＤＤの経
時的上昇を示すグラフでおる。
実施例金示す。 第２図は、第１図の回路についての供給電位ＶＤＤの経
時的上昇を示すグラフでおる。
Claims (1)
- 【特許請求の範囲】 １、第１および第２供給線と、 上昇する供給電位に応答して充電電流を発生させる容量
性手段と、 第１および第２供給線の間に並列で接続された第１およ
び第２相補形ＭＯＳトランジスタとを含み、これらのト
ランジスタのドレイン電極は一緒に接続されてノードを
作り、第１トランジスタのゲート電極はそのトランジス
タのコンダクタンスが供給電位が上昇するにつれて増加
するように接続されており、 充電電流から誘導された電位で第２トランジスタを駆動
させる手段を含み、所定値又は最大値を達成した供給電
位の表示を前記ノードにおける所定の電位変化によつて
与える、 ＣＭＯＳパワーオン検出回路。 ２、容量性手段の光電電流を第１および第２供給線の間
で容量性手段と並列で接続され、その間で第２ノートを
形成する第１ダイオード手段を介して発生させる特許請
求の範囲第１項記載のＣＭＯＳパワーオン検出回路。 ３、第１ダイオード手段はそのゲート電極を第２ノード
に接続させている第３ＭＯＳトランジスタによつて形成
される前記特許請求の範囲第２項記載のＣＭＯＳパワー
オン検出回路。 ４、第２トランジスタを駆動させる手段は電流ミラー手
段を含み、第２トランジスタによつて通過した電流が容
量性手段における充電電流の所定倍数である特許請求の
範囲第１項、第２項、第３項のうちの何れか１項記載の
ＣＭＯＳパワーオン検出回路。 ５、電流ミラーは第１および第２供給線の間に並列で結
合されその間に第３ノードを有する第４ＭＯＳトランジ
スタおよび第２ダイオード手段を含み、第３ノードは第
２トランジスタのゲート電極に接続され、第４トランジ
スタのゲート電極は第２ノードに接続されている前記特
許請求の範囲第４項記載のＣＭＯＳパワーオン検出回路
。 ６、第３および第４トランジスタが同じ導電型を有する
前記第２項および前記特許請求の範囲第５項記載のＣＭ
ＯＳパワーオン検出回路。 ７、電流ミラー手段は複数の電流ミラーを含む前記特許
請求の範囲第４項〜第６項のうちの何れか１項記載のＣ
ＭＯＳパワーオン検出回路。 ８、第２ダイオード手段はそのゲート電極を第３ノード
に接続させている第５ＭＯＳトランジスタによつて形成
されている前記特許請求の範囲第４項〜第６項のうちの
何れか１項記載のＣＭＯＳパワーオン検出回路。 ９、出力手段は前記ノード結合されている特許請求の範
囲第１項乃至第８項のうちの何れか１項記載のＣＭＯＳ
パワーオン検出回路。 １０、出力手段は反転手段を含む前記特許請求の範囲第
９項記載のＣＭＯＳパワーオン検出回路。 １１、反転手段は２つのＣＭＯＳインバータによつて形
成されている前記特許請求の範囲第１０項記載の回路。 １２、前記ノードにおける電位変化に応答して、前記表
示後に回路による電流消費を減少させる追加手段が備え
られている特許請求の範囲第１項乃至第１１項のうちの
何れか１項記載の回路。 １３、追加手段は電流ミラー手段における電流を終了さ
せる手段を含み前記特許請求の範囲第１２項の回路。
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|---|---|---|---|
| GB8515434A GB2176959B (en) | 1985-06-18 | 1985-06-18 | Cmos power-on detection circuit |
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|---|---|
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| JPH0746113B2 JPH0746113B2 (ja) | 1995-05-17 |
Family
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Family Applications (1)
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