JPS62250599A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPS62250599A JPS62250599A JP61092090A JP9209086A JPS62250599A JP S62250599 A JPS62250599 A JP S62250599A JP 61092090 A JP61092090 A JP 61092090A JP 9209086 A JP9209086 A JP 9209086A JP S62250599 A JPS62250599 A JP S62250599A
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- 230000015654 memory Effects 0.000 claims abstract description 111
- 230000002950 deficient Effects 0.000 claims abstract description 38
- 238000001514 detection method Methods 0.000 claims abstract description 5
- 230000003068 static effect Effects 0.000 claims abstract description 3
- 238000012360 testing method Methods 0.000 claims description 45
- 238000005516 engineering process Methods 0.000 abstract description 4
- 230000008439 repair process Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 5
- 230000007547 defect Effects 0.000 description 4
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Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体メモリ装置に係り、特に極めて大容量
のメモリに好適なメモリ装置に関する。
のメモリに好適なメモリ装置に関する。
従来、半導体メモリ装置の冗長は、オンチップでデータ
線単位、ワード線単位で実施されていた。
線単位、ワード線単位で実施されていた。
また、フル・ウェーハ上でメモリ・ユニット単位で実施
されていた。
されていた。
後者の例としては、アイ・イー・イー・イー。
ジャーナル・オブ・ソリッド・ステート・サーキット、
第5C−15巻、第4号、 1980年8月刊。
第5C−15巻、第4号、 1980年8月刊。
第677頁から第686頁(IEEE、Jounal
ofSolid−3tate C1rcuits、Va
Q、 S C−15、Na4 。
ofSolid−3tate C1rcuits、Va
Q、 S C−15、Na4 。
^ugust 1980. pp677−686 )に
おいて論じられている。
おいて論じられている。
上記従来技術は、予備のメモリ量が限られ、従って救済
可能な不良ビット数に限来があった。また、冗長に要す
る時間はメモリのテストに要する時間の中で、かなりの
部分を占め、テスト・コストが高価になり、メモリ装置
コストの中で無視できないレベルであった。加えて、冗
長に失敗したメモリもしくは救済できないメモリ等は廃
棄されていた。
可能な不良ビット数に限来があった。また、冗長に要す
る時間はメモリのテストに要する時間の中で、かなりの
部分を占め、テスト・コストが高価になり、メモリ装置
コストの中で無視できないレベルであった。加えて、冗
長に失敗したメモリもしくは救済できないメモリ等は廃
棄されていた。
本発明の目的は、上記のような不良メモリを良品とする
ためのものであり、救済可能な不良ビット数を飛躍的に
増加させ、メモリ装置歩留りを向上させることにある。
ためのものであり、救済可能な不良ビット数を飛躍的に
増加させ、メモリ装置歩留りを向上させることにある。
上記目的は、予備メモリを外部に設け、不良ビットアド
レスを連想メモリに書込み、新たに予備メモリをアクセ
スすることにより達成される。さらに、自動テスト修復
回路を設けることにより。
レスを連想メモリに書込み、新たに予備メモリをアクセ
スすることにより達成される。さらに、自動テスト修復
回路を設けることにより。
メモリ装置外部からの実質的な冗長に要するテスト時間
を無くすことで、製品レベルでの低コスト化を実現させ
るものである。
を無くすことで、製品レベルでの低コスト化を実現させ
るものである。
自動テスト修復回路は、外部からトリガ信号が印加され
ることにより、自動的にテストパターンが走り、メモリ
の良否判定を行い、その結果をもとに不良セルアドレス
を連想メモリの連想デコード部に書き込む。同時に予備
メモリのテストを行い、新しいアドレスを割り当てる。
ることにより、自動的にテストパターンが走り、メモリ
の良否判定を行い、その結果をもとに不良セルアドレス
を連想メモリの連想デコード部に書き込む。同時に予備
メモリのテストを行い、新しいアドレスを割り当てる。
ここで、連想メモリの内部は入力アドレスデータの一致
不一致の比較検索を行う連想デコーダ部とデータ部に分
かれており、新アドレスをデータ部に書き込む。
不一致の比較検索を行う連想デコーダ部とデータ部に分
かれており、新アドレスをデータ部に書き込む。
この連想メモリは不良セルアドレスをビットの欠陥、デ
ータ線の欠陥およびワード線の欠陥の3つの単位で記憶
し、外部からのアドレス・アクセス時に外部アドレスと
記憶アドレス(不良セルアドレス)値の比較検索を行う
機能を持つ。その結果、一致した場合はそのデータに記
憶された予備メモリの新アドレスが選択供給された正常
なセルをアクセスする。
ータ線の欠陥およびワード線の欠陥の3つの単位で記憶
し、外部からのアドレス・アクセス時に外部アドレスと
記憶アドレス(不良セルアドレス)値の比較検索を行う
機能を持つ。その結果、一致した場合はそのデータに記
憶された予備メモリの新アドレスが選択供給された正常
なセルをアクセスする。
これらの冗長技術により、外部から見た不良セルが無く
なり、メモリ装置は全ビット良品となる。
なり、メモリ装置は全ビット良品となる。
以下、図面を参照して本発明の実施例を詳細に説明する
0本発明に使用するメモリは、DC不良品及び一定レベ
ル以上の多数ビット欠陥以外全てのメモリを対照とする
ことができ、また良品、不良品を区別することなく使用
できる。
0本発明に使用するメモリは、DC不良品及び一定レベ
ル以上の多数ビット欠陥以外全てのメモリを対照とする
ことができ、また良品、不良品を区別することなく使用
できる。
第1図は本発明の一実施例を示すブロック図である。同
図に示した半導体メモリ装置は、主に情報を蓄積する主
メモリ1および予備メモリ2からなるメモリ群3、連想
メモリ4.テストアドレスバス12とアドレスバス22
の切り換えをするセレクタ5、テストデータバス16と
データバス23の切り換えをするセレクタ6および外部
制御信号24とテスト制御信号18が入力されるセレク
タ回路7(以上のセレクタ5〜82セレクタ群8)、自
動的にテスト・パターンを発生し、不良ビットを救済す
る自動テスト修復回路9等より捕成される。さらに10
は電池による情報のバックアップ回路、11は電池であ
る。
図に示した半導体メモリ装置は、主に情報を蓄積する主
メモリ1および予備メモリ2からなるメモリ群3、連想
メモリ4.テストアドレスバス12とアドレスバス22
の切り換えをするセレクタ5、テストデータバス16と
データバス23の切り換えをするセレクタ6および外部
制御信号24とテスト制御信号18が入力されるセレク
タ回路7(以上のセレクタ5〜82セレクタ群8)、自
動的にテスト・パターンを発生し、不良ビットを救済す
る自動テスト修復回路9等より捕成される。さらに10
は電池による情報のバックアップ回路、11は電池であ
る。
また、12はテストアドレスバス、13〜15は内部ア
ドレスバス、17は内部データバス、18はテスト制御
信号、19はメモリ制御信号、20は内部制御信号、2
1は連想メモリの一致検出信号等の各種信号線である。
ドレスバス、17は内部データバス、18はテスト制御
信号、19はメモリ制御信号、20は内部制御信号、2
1は連想メモリの一致検出信号等の各種信号線である。
さらに、22は外部アドレスバス、23は外部データバ
ス、24は外部制御信号等の入力信号線である。
ス、24は外部制御信号等の入力信号線である。
本発明では不良セルの存在するメモリをソフト的な冗長
技術により救済する。このために連想メモリ4を利用し
て、不良セルアドレスを連想デコード部に記憶し、外部
アドレス22のアクセス時にセレクタ回路5で外部アド
レスと同一のアドレス13が選択出力され、それを検索
して一致した場合は連想メモリのデータ部にある予備メ
モリの新アドレス(内部アドレスバス14に出力される
)が選択され、一致検出信号21によって内部アドレス
バス15に供給される。一方、不一致の場合は、外部ア
ドレス22が15に供給される。
技術により救済する。このために連想メモリ4を利用し
て、不良セルアドレスを連想デコード部に記憶し、外部
アドレス22のアクセス時にセレクタ回路5で外部アド
レスと同一のアドレス13が選択出力され、それを検索
して一致した場合は連想メモリのデータ部にある予備メ
モリの新アドレス(内部アドレスバス14に出力される
)が選択され、一致検出信号21によって内部アドレス
バス15に供給される。一方、不一致の場合は、外部ア
ドレス22が15に供給される。
なお、連想メモリの情報は例えばスタ゛チックメモリで
構成した場合、電池11とバックアップ回路10により
永久保持される。しかし、連想メモリがEEPROM、
EPROM等であれば特に10.11を必要としない
。また、メモリ群3の情報をバックアップするか否かは
、半導体メモリ装置の使用目的、用途により異なること
はもちろんである。
構成した場合、電池11とバックアップ回路10により
永久保持される。しかし、連想メモリがEEPROM、
EPROM等であれば特に10.11を必要としない
。また、メモリ群3の情報をバックアップするか否かは
、半導体メモリ装置の使用目的、用途により異なること
はもちろんである。
次に同図9の自動テスト修復回路について述べる。この
回路は、メモリ群3のテストを行い良否判定をするテス
トパターン発生回路およびメモリセルの良否判定回路、
不良ビットを一時蓄積するフェイルメモリおよびそれら
の制御用ロジックより構成される。
回路は、メモリ群3のテストを行い良否判定をするテス
トパターン発生回路およびメモリセルの良否判定回路、
不良ビットを一時蓄積するフェイルメモリおよびそれら
の制御用ロジックより構成される。
同回路により、メモリ装置は外部トリガもしくは電池取
付等のパワー・オンによって自動的にテストを開始し、
不良ビットを救済することになる。
付等のパワー・オンによって自動的にテストを開始し、
不良ビットを救済することになる。
この動作は、テスト制御信号18によりセレクタ7から
内部制御信号20が発生し、まずテストアドレスバス1
2、テストデータバス16が選択され、メインメモリ1
が評価される。この時、各種のメモリ制御信号19も出
力される。この結果。
内部制御信号20が発生し、まずテストアドレスバス1
2、テストデータバス16が選択され、メインメモリ1
が評価される。この時、各種のメモリ制御信号19も出
力される。この結果。
不良ビットは自動テスト修復回路9のフェイルメモリに
蓄積され、さらに予備メモリをチェックして良品ビット
ならば、不良セルアドレスを連想メモリの連想デコード
部へ、予備メモリの新アドレスを連想メモリのデータ部
にそれぞれ書込む。
蓄積され、さらに予備メモリをチェックして良品ビット
ならば、不良セルアドレスを連想メモリの連想デコード
部へ、予備メモリの新アドレスを連想メモリのデータ部
にそれぞれ書込む。
このように自動テスト修復回路の機能は冗長に要する外
部からのテスト時間をなくすことができる。また、第1
図の実施例では必要に応じて大形のメモリテスタなどな
しに再テストすることも可能である。
部からのテスト時間をなくすことができる。また、第1
図の実施例では必要に応じて大形のメモリテスタなどな
しに再テストすることも可能である。
第2図は上述したメモリ装置の効率の良いテストパター
ンのスキャン方法の実施例である。同図において、31
はメモリセルアレイ、32はメモリセル、33〜36は
テストパターンの走行順序、またその矢印はメモリセル
テストのビット進行方向を示す。
ンのスキャン方法の実施例である。同図において、31
はメモリセルアレイ、32はメモリセル、33〜36は
テストパターンの走行順序、またその矢印はメモリセル
テストのビット進行方向を示す。
ここで本発明のメモリ装置では、ビット単位の欠陥、デ
ータ単位の欠陥、ワード単位の欠陥に分けて救済する方
が予備メモリや連想メモリの利用効率が良い、第2図に
示したテストパターンの走行はこれを容易にするもので
ある。まず、行方向のスキャン33を行い、次に列方向
スキャン34を行う。さらに35.36の順に全メモリ
をテストする。ここで、不良ビットがいずれの方向でエ
ラーしたかは、1回の行(ワード線)方向、列(データ
線)方向チェック毎に判断し、その不良状態(ビットエ
ラー、ワード線エラー、データ線エラー)を把握し、連
想メモリへ書込む。この場合、フェイルメモリは、1ワ
ード線と1デ一タ線分のビット数を持てば良いか、注目
ビット周囲の影響等を考えた場合、フェイルメモリの容
量は1ワード線、1デ一タ線分のビット数の数倍が必要
となる。
ータ単位の欠陥、ワード単位の欠陥に分けて救済する方
が予備メモリや連想メモリの利用効率が良い、第2図に
示したテストパターンの走行はこれを容易にするもので
ある。まず、行方向のスキャン33を行い、次に列方向
スキャン34を行う。さらに35.36の順に全メモリ
をテストする。ここで、不良ビットがいずれの方向でエ
ラーしたかは、1回の行(ワード線)方向、列(データ
線)方向チェック毎に判断し、その不良状態(ビットエ
ラー、ワード線エラー、データ線エラー)を把握し、連
想メモリへ書込む。この場合、フェイルメモリは、1ワ
ード線と1デ一タ線分のビット数を持てば良いか、注目
ビット周囲の影響等を考えた場合、フェイルメモリの容
量は1ワード線、1デ一タ線分のビット数の数倍が必要
となる。
例えば、1ビツトエラーの場合は、ビットアドレスエラ
ーとしてそのアドレス値を記憶する6また、第2図の場
合は列方向に2ビツトエラーしているので、データ線ア
ドレスエラーとして記憶する方が連想メモリの容量を節
約できる。
ーとしてそのアドレス値を記憶する6また、第2図の場
合は列方向に2ビツトエラーしているので、データ線ア
ドレスエラーとして記憶する方が連想メモリの容量を節
約できる。
以上の様なテストパターンはフェイルメモリ容量を最小
にできる利点があり、例えば予備メモリの一部をフェイ
ルメモリとして使用可能となる。
にできる利点があり、例えば予備メモリの一部をフェイ
ルメモリとして使用可能となる。
この際は、予備メモリの一部をフェイルメモリとして確
保するため、あらかじめ予備メモリはテストする。一方
、予備メモリに良品をあてると救済時に予備メモリをテ
ストする必要がないのでテストが容易となる。
保するため、あらかじめ予備メモリはテストする。一方
、予備メモリに良品をあてると救済時に予備メモリをテ
ストする必要がないのでテストが容易となる。
なお、上記ではテストパターンの走行順序を行方向から
始めたが列方向から始めてもその効果は変他らない、ま
た、自動テスト時は連想メモリへのアクセスも当然行な
われ、予備メモリが良品となった状態でアクセスされる
。
始めたが列方向から始めてもその効果は変他らない、ま
た、自動テスト時は連想メモリへのアクセスも当然行な
われ、予備メモリが良品となった状態でアクセスされる
。
第3図は、本発明の第3の実施例を示す図である。同図
は、第1図の中で自動テスト修復回路部9の部分を第3
の実施例の自動テスト修復回路9′のテスト装置、例え
ばメモリテスタなどの外部装置を利用する例であり、メ
モリ装置構成が簡単であり、コンパクトにできる利点が
ある。従って、この基本動作は第1の実施例と同様であ
る。
は、第1図の中で自動テスト修復回路部9の部分を第3
の実施例の自動テスト修復回路9′のテスト装置、例え
ばメモリテスタなどの外部装置を利用する例であり、メ
モリ装置構成が簡単であり、コンパクトにできる利点が
ある。従って、この基本動作は第1の実施例と同様であ
る。
ここで、第3図に示した実施例でもテストに要するコス
トが上昇する訳ではない。装置完成後の検査はどちらの
ケースも必要であり、一般の個別メモリと同等であるか
らである。
トが上昇する訳ではない。装置完成後の検査はどちらの
ケースも必要であり、一般の個別メモリと同等であるか
らである。
以上説明した半導体メモリ装置は、メモリ外部に予備メ
モリを設け、不良メモリを救済するので装置に使用する
連想メモリを多数個追加すれば主メモリの構成は不良ビ
ットの救済ビット数に制限がない。
モリを設け、不良メモリを救済するので装置に使用する
連想メモリを多数個追加すれば主メモリの構成は不良ビ
ットの救済ビット数に制限がない。
なお、本発明のメモリ装置はMOSメモリに限らずバイ
ポーラメモリにも適用可能であり、さらに上述した各ブ
ロックは個々のチップとして、また、′a合チップとし
て構成することが可能なことは言うまでもない、特に主
メモリ、予備メモリは、不良ビットを一部に有する多数
のメモリチップを用いて形成することもでき、このとき
は汎用メモリの不良品を用いることができるので、本発
明のメモリ装置のコストは大幅に下がる。また逆に、各
ブロックを1つのチップないしウェハ上に形成しても良
いことはもちろんのことである。
ポーラメモリにも適用可能であり、さらに上述した各ブ
ロックは個々のチップとして、また、′a合チップとし
て構成することが可能なことは言うまでもない、特に主
メモリ、予備メモリは、不良ビットを一部に有する多数
のメモリチップを用いて形成することもでき、このとき
は汎用メモリの不良品を用いることができるので、本発
明のメモリ装置のコストは大幅に下がる。また逆に、各
ブロックを1つのチップないしウェハ上に形成しても良
いことはもちろんのことである。
本発明によれば、大容量メモリ装置を、不良メモリと連
想メモリおよび自己テスト修復回路等で構成したので、
(1)多量に作られる汎用チップの中の不良メモリを使
用するのでコストが安い、(2)冗長は外部に冗長メモ
リを付加して、連想メモリの追加だけで大規模、無限に
できる。(3)従来が2ワード線、2データ線の冗長で
あったものを1ビツト対応もできるようにしたので救済
効率も良い、等々から冗長に要するコスト上昇が小さい
、特に今後、微細化、高集積化により、生産歩留りの確
保が次第に困難になりつつあるメモリLSIにとって1
等価的な歩留りの向上を、新たな費用の発生をほとんど
伴わず、可能にする本発明は、大容量メモリ装置実現の
ための基本技術を提供し、コスト低減に極めて大きな効
果がある。
想メモリおよび自己テスト修復回路等で構成したので、
(1)多量に作られる汎用チップの中の不良メモリを使
用するのでコストが安い、(2)冗長は外部に冗長メモ
リを付加して、連想メモリの追加だけで大規模、無限に
できる。(3)従来が2ワード線、2データ線の冗長で
あったものを1ビツト対応もできるようにしたので救済
効率も良い、等々から冗長に要するコスト上昇が小さい
、特に今後、微細化、高集積化により、生産歩留りの確
保が次第に困難になりつつあるメモリLSIにとって1
等価的な歩留りの向上を、新たな費用の発生をほとんど
伴わず、可能にする本発明は、大容量メモリ装置実現の
ための基本技術を提供し、コスト低減に極めて大きな効
果がある。
第1図は本発明の一実施例を示すブロック図。
第2図は第1図の効率の良いテストパターンの実施例を
示す図、第3図は第1図の自動テスト修復回路を除いた
実施例を示すブロック図である。 1・・・主メモリ、2・・・予備メモリ、4・・・連想
メモリ。 5.6.7・・・セレクタ、9・・・自動テスト修復回
路、第 1 因 3θ It士竺、トモリ 7 −/ l
I 電パ乙第2 図 31 メモソセルアレイ 34 走行1114327
七リセル 35
示す図、第3図は第1図の自動テスト修復回路を除いた
実施例を示すブロック図である。 1・・・主メモリ、2・・・予備メモリ、4・・・連想
メモリ。 5.6.7・・・セレクタ、9・・・自動テスト修復回
路、第 1 因 3θ It士竺、トモリ 7 −/ l
I 電パ乙第2 図 31 メモソセルアレイ 34 走行1114327
七リセル 35
Claims (1)
- 【特許請求の範囲】 1、1個ないし複数個のブロックから成る主メモリと、
該主メモリの冗長用の1個ないし複数個のブロックから
成る予備メモリと、上記主メモリ内の不良メモリセルの
アドレスを記憶し、該不良セルのアドレスと外部からの
アドレス信号と一致検出し、不良セルのアドレスを上記
予備メモリ上のアドレスに切り換える、アドレス一致検
出・切り換え機構を少くとも備えたことを特徴とする半
導体メモリ装置。 2、特許請求の範囲第1項記載の半導体メモリ装置にお
いて、アドレス一致検出・切り換え機構が、連想メモリ
を含んで構成されたことを特徴とする半導体メモリ装置
。 3、特許請求の範囲第1項記載の半導体メモリ装置にお
いて、該連想メモリのメモリセルをスタティック・メモ
リセルで構成し、電源遮断時に電池でバックアップする
回路を設けたことを特徴とする半導体メモリ装置。 4、特許請求の範囲第2項記載の半導体メモリ装置にお
いて、連想メモリのメモリセルを電気で書込み、消去で
きるEEPROM形メモリセルか、または電気で書き込
み紫外線で消去するEPROM形メモリセルか、フュー
ズROMで構成したことを特徴とする半導体メモリ装置
。 5、特許請求の範囲第3項記載の半導体メモリ装置にお
いて自己検査機構として、テストパターン発生回路、不
良セル記憶用メモリ、およびこれらの制御回路を少くと
も含むことを特徴とする半導体メモリ装置。 6、特許請求の範囲第5項記載の半導体メモリ装置にお
いて、不良セル記憶用メモリを少くとも該メインメモリ
の1個のメモリの1ワード線および1データ線の全ビッ
ト数の倍数設け、テストパターンのアドレス発生は、テ
ストの注目セルに対しワード線方向、データ線方向と交
互に行うことを特徴とする半導体メモリ装置。 7、特許請求の範囲第6項記載の半導体メモリ装置にお
いて、該注目セルに対しワード線方向、データ線方向毎
に良否判定を行い、不良セルが存在する場合、その不良
セルアドレスを連想メモリに書き込むことを特徴とする
半導体メモリ装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61092090A JPS62250599A (ja) | 1986-04-23 | 1986-04-23 | 半導体メモリ装置 |
KR1019870003774A KR950008676B1 (ko) | 1986-04-23 | 1987-04-20 | 반도체 메모리 장치 및 그의 결함 구제 방법 |
EP19870105852 EP0242854A3 (en) | 1986-04-23 | 1987-04-21 | Semiconductor memory devices |
US07/377,181 US4942556A (en) | 1986-04-23 | 1989-07-10 | Semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61092090A JPS62250599A (ja) | 1986-04-23 | 1986-04-23 | 半導体メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62250599A true JPS62250599A (ja) | 1987-10-31 |
Family
ID=14044742
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61092090A Pending JPS62250599A (ja) | 1986-04-23 | 1986-04-23 | 半導体メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62250599A (ja) |
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JPH04263199A (ja) * | 1991-02-19 | 1992-09-18 | Nec Corp | 半導体集積化メモリ |
JPH0540702A (ja) * | 1991-08-07 | 1993-02-19 | Mitsubishi Electric Corp | メモリ装置及びそれを使用したデータ処理装置 |
US5822257A (en) * | 1996-05-22 | 1998-10-13 | Fujitsu Limited | Semiconductor memory device capable of relieving fixed-failure memory cells and refresh-failure memory cells |
US6205065B1 (en) | 1999-01-26 | 2001-03-20 | Nec Corporation | Semiconductor memory device having redundancy memory circuit |
CN100380529C (zh) * | 2003-01-28 | 2008-04-09 | 株式会社瑞萨科技 | 非易失性存储器 |
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