JPS62247619A - インバ−タ遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数段のインバータを直列接続して成る遅延
回路に係り、特に遅延する信号における位相変調の発生
を打ち消すのに好適なインバータの配列ζこ関するもの
である。

〔従来の技術〕

従来、複数段のインバータを直列接続して成る遅延回路
では、次段と異なる接続状態あるいは接続形態を有する
箇所において、遅延したい信号に及ぼす影響については
配慮されていなかつ念。なお、この種の回路として関連
するものには、例えば、特開昭５６−１２０２０９が挙
げられる。

〔発明が解決しようとする問題点〕

上記従来技術は、複数段のインバータを有する遅延回路
で、次段と異なる接続状態あるいは接続形態を有する箇
所での遅延する波形に及ぼす影響が配慮されておらず、
信号の立ち下がり、あるいは立ち上がりのいずれか一方
にのみ上記接続箇所における影響が現われる可能性があ
り、デユーティ比が変化するという問題があった。

本発明の目的は、遅延する信号を立ち上がりと立ち下が
りで、同等に遅延することにある。

〔問題点を解決するための手段〕

上記目的は、複数段のインバータの配列で次段と異なる
接続状態あるいは、次段と異々る接続形態を有する箇所
が、偶数個であり、かつ初段のインバータから数えて偶
数段目の後段に、上記接続箇所が存在する数と、同等な
数だけ、初段のインバータから数えて奇数段目の後段に
、上記接続箇所が存在するようにすることにより、達成
される。

〔作用〕

インバータは、入力信号を反転させ、かつ遅延する作用
を持つが、入力信号に対する立ち上がりと立ち下がりで
、遅延時間は異なる。そのため、インバータの数が問題
になる。さらに、本発明は複数段のインバータを使用し
ての遅延であり、回路上の面積縮小上、インバータの配
列は必ずしも直線ではなく、それに伴う接続状態、接続
形態が次段と異なる箇所、例えば、折り曲げ部分等での
遅延信号に対する影響を無視することはできなヘインバ
ータ初段から数えて、偶数段目後段あるいは、奇数段目
後段にのみ、上記接続箇所が存在すると、入力信号の立
ち下がり、あるいは立ち上がりのいずれか一方にのみ、
接続部分による影響が現われ、信号の位相変調をもたら
す原因となる。

つまり、初段のインバータから数えて、偶数段目後段と
奇数段目後段に、存在する上記接続箇所が等しいとき、
入力信号の立ち上がり、立ち下がりに対して等しい影響
を及ぼす。このことは入力信号の立ち上がり、立ち下が
りに同等な遅延をもたらし、デユーティ比の変化をなく
し、位相変調の発生を妨げる。また、本作用の説明によ
り、接続箇所は必ず偶数個でなくてはならない。入力信
号が通過する全インバータ数も考慮すると、偶数段の場
合は、入力信号波形と同等な波形で遅延された信号が得
られ、立ち上がり、立ち下がりで等しい遅延を受けてい
るが、奇数段の場合、遅延信号は入力信号に対して反転
して現われ、インバータ１段分、立ち上がり、あるいは
立ち下がりで、遅延量が、異なる。全インバータ数は、
本来、偶数段であることが理想的であると思われるが、
奇数段でも使用可能である。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。第１
図は、インバータの直列接続回路を要所。

要所において、１８０°折り曲げた場合の実施例である
。折り曲げ箇所を４箇所とし、入力端子１より、信号を
入れ、出力端子３から遅延され比信号が取り出せる。４
，５，６．７は折り曲げ部分である。

第２図は、第１図に示したインバータ配列を、直線に引
き伸ばしたものを、模式的にインバータの数にだけ着目
して書いた図である。

第２図より次のことが理解されるであろう。すなわち、
第１列目は、偶数個のインバータが属し、偶数段目後段
に折り曲げ部４が在る。第２列目は奇数個のインバータ
が属し、奇数段目後段に折り曲げ部５が存在する。第３
列目も奇数個のインバータが属し、偶数段目後段に折り
曲げ部６が存在する。第４列目も奇数個のインバータが
属し、奇数段目後段に折り曲げ部７が存在する。最終段
第５列目も、奇数個のインバータが属し、結果的に全イ
ンバータ数は偶数個から成るものとしである。

折り曲げ部はインバータ偶数段後段に２箇所、奇数段後
段に２箇所で本発明の所要条件を満念している。

次に、第１図の本実施例の動作を第３図のタイムチャー
トにより説明する。

第６図のタイムチャートには、第１図に示す遅延回路の
入力端子１．端子８．９，１０，１１．１２のそれぞれ
の′電位レベルの変化が示されている。先ず時刻ｔｘに
おいて、入力端子１の電位レベルが低電位レベルｖＬよ
り高電位レベルｖＨに変化すると、端子８では、ちょう
どインバータを奇数段通過した後なので、信号は反転し
、遅延時間ＴＤＡ後ｖＨからｖＬに立ち下がる。また時
刻ｔ２では、入力端子１の電位レベルがｖＨからｖＬに
変化し、端子８ではＴＤｉ後ｖＬからｖＨに立ち上がる
。ただし、ＴＤＡ。

ＴＤＭは、端子８までの全インバータ数による遅延時間
であり、Ｔｏｉ　−’ｒｏＡ　＝Δｔは、インバータ奇
数段通過時にのみ現われる立ち上がりと立ち下がりの遅
延時間の差である。次にインバータ１段と折り曲げ部４
８介した端子９では、信号は端子８の状態から反転し時
刻ｔ１では、ＴＤＡ後ｖＬからＶＨに立ち上がり、時刻
ｔ２では、ＴＤ≦後ｖＨからｖＬに立ち下がる。ただし
、Ｔｏａ　＋　’ｒｎｉは、端子９までの全インバータ
による遅延量と折り曲げ部４による遅延量の和である。

また、ＴＤｇ　　’ｒｌ）己＝ΔＴＤ４は、折り曲げ部
による立ち上がりと立ち下がりの遅延量の差である。

本件で問題となっているΔＴＤ４は、折り曲げることに
よる回路の奇生容量増大で時定数が増し発生するのであ
るが、立ち上がりと立ち下がりで遅延時間に差をもちΔ
ＴＤ４として現われるのである。

第４図は、−例として、Ｃ−ＭＯＳインバータによる遅
延回路に本発明を適用した場合のＩＣのレイアウト図を
示したものである。２０は、ＡＡを表わし、２１は、拡
散層、２２は、ポリシリコン、２３はコンタクトを表わ
している。ＶＤＤは電源ラインであり、ｖＤＤにコンタ
クトをうっであるのがＰ−ＭＯＳであり、ＧＮＤにコン
タクトを打っているのがＮ−ＭＯＳである。１２２はゲ
ートであり、Ｐ−ＭＯＳ、Ｎ−ＭＯＳにう九れたコンタ
クトはＡｌライン２０で次段のゲートに接続されている
。

第４図は、前記の折り曲げ部分のレイアウト図であるが
、折り曲げたことにより、Ａｌライン２０が２列目次段
のインバータに接続され、他と比べて長くなり、大ぎな
圃稙を占めていることがわかる。

このことは、曲げの部分で奇生容量が大きくなっている
ことにつながるのである。

再び第６図に戻る。端子９では、上記理由ｌこより信号
のデユーティ比が変化している。端子１０では、端子９
から偶数段のインバータを通過し、遅延信号のＦＡＬＬ
ＴＩＭＥは、回復し、立ち上がり立ち下がりの傾きは元
に戻るが、デユーティ比の違いはそのままである。ＴＤ
Ｉ　ｄ　トＴＤＩ　ｇは端子１０までのそれぞれ立ち上
がり立ち下がりでの遅延量である。

端子１１は、インバータ１段と折り曲げ部５を介して存
在し、今度は、入力信号に対して反転していない信号が
、１段のインバータと折り曲げ部５を通過した結果、時
刻ｔｌでは、Ｔｏｌｊ後、ＶＨからｖＬに立ち下がり、
時刻ｔ２では、ＴＤＩ　ｌ後、ＶＬからｖＨに立ち上が
る。ＴＤＩτ−ＴＤＩＩ＝Δｔであり、このとき折り曲
げ部分での立ち上がりと立ち下がりでの遅延量の差は、
タイムチャートには現われず打ち消し合うのである。こ
れは、接続状態の異なる折り曲げ部を遅延信号が２度通
過し、かつ一方はインバータ偶数段目後段で折り曲げ、
もう一方は奇数段目後段で折り曲げた結果である。よっ
て端子１１で、はぼデユーティ比が等しくなる。ＦＡＬ
ＬＴＩＭＥの遅れとΔを分の遅延時間の差は、インバー
タを偶数段介すこと多こより、解消される。その動作は
端子１２のタイムチャートで示される。ＴＤｌ’ｚと’
ｒＤｔ審は端子１２までの全インバータと折り曲げによ
る遅延時間であり、ＴＤＩ　２　＝　’ｌ　Ｄｉ　２と
なる。ここでデユーティ比は等しくなり本発明の効果が
得られる。続く折り曲げ部６．７の前後においても上記
説明と同様な動作がくり返され、出力端子３には、偶数
回の折り曲げと、折り曲げ前までの初段からのインバー
タ数が、偶数個の箇所と奇数個の箇所が同数となるよう
にインバータを配列したことにより、デユーティ比の変
化をもたらすことなく遅延された信号を取り出すことが
できる。

他の実施例として第５図に示すような配列に関しても、
本発明は全く同様に適用され、全く同様な効果が得られ
ることは明らかである。

なお、本発明の効果は、前記実施例１こ限定されるもの
ではなく、たとえば第４図のレイアクト図では、Ａｌ２
Ｏによって次段のインバータに接続されているが、ポリ
シリコンあるいは、拡散層等を用いた接続形状の場合で
も同様の効果が得られる。

ｔ＆Ｎ−ＭＯＳインバーターにおいても同様の効果が得
られる。

〔発明の効果〕

本発明によれば、複数段のインバータを直列接続して成
る遅延回路において、次段と異なる接続状態および接続
形態をもつとき、その前後におけるデユーティ比の変化
を解消できるので、遅延信号における位相変調の発生は
出力遅延信号では、生じることがない。

【図面の簡単な説明】

第１図は、本発明の一実施例のインバータ配列形式を示
した図、第２図は耳１図の折り曲げ部までのインバータ
数を模式的に示した図、第６図は第１図の回路の動作波
形を示すタイムチャート図、第４図は、第１図の折り曲
げ部のレイアウト図、８ｆ！５図は、本発明の別の実施
例のインバータ配列形式を示した図である。 １・・・遅延回路の入力端子 ２・・・インバータ ３・・・遅延回路の出力端子 １１　図 ヌ　２　図 イＩ＋七疋坦 １３　国 １４　回

Claims (1)

【特許請求の範囲】
1. １、複数段のインバータを直列接続して成り、その段間
   接続の形態が通常の形態をとる第１の接続個所と特別な
   形態をとる第２の接続個所とが混在するようにしたイン
   バータ遅延回路において、前記第２の接続個所の総数を
   偶数個とし、かつ前記第２の接続個所は、第１段目のイ
   ンバータから数えて偶数段目のインバータとその次段イ
   ンバータとの間に存在する個数と、同じく第１段目のイ
   ンバータから数えて奇数段目のインバータとその次段イ
   ンバータとの間に存在する個数とが、等しくなるように
   、配分されて成ることを特徴とするインバータ遅延回路
   。