JPS62237560A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
- Publication number
- JPS62237560A JPS62237560A JP8019586A JP8019586A JPS62237560A JP S62237560 A JPS62237560 A JP S62237560A JP 8019586 A JP8019586 A JP 8019586A JP 8019586 A JP8019586 A JP 8019586A JP S62237560 A JPS62237560 A JP S62237560A
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- JP
- Japan
- Prior art keywords
- request
- priority
- processor
- executing
- control part
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 2
- 125000001246 bromo group Chemical group Br* 0.000 description 1
- 210000002784 stomach Anatomy 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、1つのメインプロセッサと複数の入/出力
(i/O)プロセッサとを有するマルチプロセッサシス
テムに関する。
(i/O)プロセッサとを有するマルチプロセッサシス
テムに関する。
第2図は一般的なマルチプロセッサシステムの一例を示
す構成図である。すなわち、か\るシステムはシステム
バス2上に1つのメインプロセッサ1と、複数のi/O
プロセッサ3が接続されて構成される。
す構成図である。すなわち、か\るシステムはシステム
バス2上に1つのメインプロセッサ1と、複数のi/O
プロセッサ3が接続されて構成される。
第3図はi/Oプロセッサの構成例を示す概要図であり
、第4図はi / Oプロセッサ内部のi/O制御部の
具体例を示す概要図である。
、第4図はi / Oプロセッサ内部のi/O制御部の
具体例を示す概要図である。
i/O制御部33は複数の外部i / O機器4を制御
するが、個々の外部i/O機器4毎に個有の制御を行な
うi/O管理部33bが第4図の如(設けられており、
その動作は第5図の如く行なわれる。つまり、メインプ
ロセッサlから外部1/O機器4への入出力要求は該当
するi/O管理部33bで実行され(第5図■、■参照
)、動作完了後にその復帰情報と、若しあればそのとき
の読み込みデータがメインプロセッサ1へ送られる(第
5図O2■参照)。なお、メインプロセッサ1は複数の
異なるi/O機器に対する入出力要求を同時に出し、複
数のi / O管理部33bに同時に実行させることが
可能である。
するが、個々の外部i/O機器4毎に個有の制御を行な
うi/O管理部33bが第4図の如(設けられており、
その動作は第5図の如く行なわれる。つまり、メインプ
ロセッサlから外部1/O機器4への入出力要求は該当
するi/O管理部33bで実行され(第5図■、■参照
)、動作完了後にその復帰情報と、若しあればそのとき
の読み込みデータがメインプロセッサ1へ送られる(第
5図O2■参照)。なお、メインプロセッサ1は複数の
異なるi/O機器に対する入出力要求を同時に出し、複
数のi / O管理部33bに同時に実行させることが
可能である。
しかしながら、以上の如き制御方式では、i/Oプロセ
ッサ内のi/O管理部33bはメインプロセッサ1から
i/O要求を受ける毎にi/O動作完了待ちとなってし
まい(第5図O参照)、たとえ優先順位がより高いi/
O要求がメインプロセッサ内に発生しても、先のi/O
/O0完了を待ってからでないとその要求は受は付けら
れず、このためプリンタ装置等の処理速度の遅いi/O
機器がある場合とか、任意時点でキー人力があるものと
か伝送データを受信する場合等で特に問題となっている
。
ッサ内のi/O管理部33bはメインプロセッサ1から
i/O要求を受ける毎にi/O動作完了待ちとなってし
まい(第5図O参照)、たとえ優先順位がより高いi/
O要求がメインプロセッサ内に発生しても、先のi/O
/O0完了を待ってからでないとその要求は受は付けら
れず、このためプリンタ装置等の処理速度の遅いi/O
機器がある場合とか、任意時点でキー人力があるものと
か伝送データを受信する場合等で特に問題となっている
。
したがって、この発明は優先度の高い入出力要求を迅速
に処理し得るようにし、システムの効率良い運用を図る
ことを目的とする。
に処理し得るようにし、システムの効率良い運用を図る
ことを目的とする。
c問題点を解決するための手段〕
メインプロセッサのt / O要求制御部には優先制御
部を設ける一方、i / Oプロセッサにはi/O要求
キャンセル部を設ける。
部を設ける一方、i / Oプロセッサにはi/O要求
キャンセル部を設ける。
I/Oプロセッサの管理するi / 0機器に対してメ
インプロセッサが入出力要求を出せないことが従来の問
題点であることから、上記の如き各部を設けることによ
り、現在実行中のi / O処理よりも優先度の高いi
/ O処理要求が発生したときは、現在実行中のi
/ O処理をキャンセルし、その優先度の高いi /
O要求をi/Oプロセッサに受は付けさせるようにする
。
インプロセッサが入出力要求を出せないことが従来の問
題点であることから、上記の如き各部を設けることによ
り、現在実行中のi / O処理よりも優先度の高いi
/ O処理要求が発生したときは、現在実行中のi
/ O処理をキャンセルし、その優先度の高いi /
O要求をi/Oプロセッサに受は付けさせるようにする
。
第1図はこの発明の実施例を示す構成図である。
同図を第2図と比較すれば明らかなように、この実施例
はメインプロセッサ1のi / O要求制御部11内に
優先制御部12を付加する一方、i/Oプロセッサ3に
はi / O要求キャンセル部31を付加した点が特徴
である。
はメインプロセッサ1のi / O要求制御部11内に
優先制御部12を付加する一方、i/Oプロセッサ3に
はi / O要求キャンセル部31を付加した点が特徴
である。
メインプロセッサ1内で発生したi / 0機器4への
入出力要求は、i/O要求制御部11を介してi/Oプ
ロセッサ3内のi/O管理部33b(第4図参照)へ与
られる。i/O管理部33bは要求されたi/O/O0
完了した後にその復帰情報と、若しあればそのときの読
み込みデータをメインプロセッサ1のi/O要求制御部
11へ送る。
入出力要求は、i/O要求制御部11を介してi/Oプ
ロセッサ3内のi/O管理部33b(第4図参照)へ与
られる。i/O管理部33bは要求されたi/O/O0
完了した後にその復帰情報と、若しあればそのときの読
み込みデータをメインプロセッサ1のi/O要求制御部
11へ送る。
【/O要求制御部11はどのi/O管理部33bへ要求
を出したかを内部に記憶しており、現在i/O要求を出
していてその動作の完了していないi/○管理部33b
へは重ねてt / 0要求を出さないようにしている。
を出したかを内部に記憶しており、現在i/O要求を出
していてその動作の完了していないi/○管理部33b
へは重ねてt / 0要求を出さないようにしている。
つまり、従来は重ねて発生したi / O要求は先のi
/O要求にもとづく所定の処理が完了するまではi/O
要求制御部11内に保留されていたが、この発明では次
のようにする。
/O要求にもとづく所定の処理が完了するまではi/O
要求制御部11内に保留されていたが、この発明では次
のようにする。
すなわち、r / O要求が発生すると、まずi/O要
求制御部11においてすでにi/Oプロセッサ3に対し
てi / O要求が出されていないがどうかを判定する
。その結果、i/O要求が出されていないならば、その
i / O要求を即時にi/Oプロセッサ3に送る。こ
れに対し、i / O要求がすでに出されているならば
、優先制御部12はi/O要求制御部11内に記憶され
ている現在実行中のi/O要求の優先順位と、金山され
たi/O要求との優先順位とを比較する。そして、現在
実行中のi/O要求の優先順位の方が高いかまたは同じ
ならば、新たなi/O要求はi / O要求制御部11
にi/O/O0完了待ちとして保留される。
求制御部11においてすでにi/Oプロセッサ3に対し
てi / O要求が出されていないがどうかを判定する
。その結果、i/O要求が出されていないならば、その
i / O要求を即時にi/Oプロセッサ3に送る。こ
れに対し、i / O要求がすでに出されているならば
、優先制御部12はi/O要求制御部11内に記憶され
ている現在実行中のi/O要求の優先順位と、金山され
たi/O要求との優先順位とを比較する。そして、現在
実行中のi/O要求の優先順位の方が高いかまたは同じ
ならば、新たなi/O要求はi / O要求制御部11
にi/O/O0完了待ちとして保留される。
一方、新たなi / O要求の方が優先順位が高ければ
、優先制御部12はi/Oプロセッサ3内のi/O要求
キャンセル部31に対し、現在実行中のi / O動作
のキャンセル要求を出す。その後に優先順位の高いi
/ O要求をi / Oブロモ・ノサに対して送り、キ
ャンセルしたi/O要求はi / O要求制御部11内
に完了待ち状態として保留する。
、優先制御部12はi/Oプロセッサ3内のi/O要求
キャンセル部31に対し、現在実行中のi / O動作
のキャンセル要求を出す。その後に優先順位の高いi
/ O要求をi / Oブロモ・ノサに対して送り、キ
ャンセルしたi/O要求はi / O要求制御部11内
に完了待ち状態として保留する。
この発明によれば、1つのメインプロセッサと複数のi
/ Oプロセッサからなるマルチプロセッサシステム
において、メインプロセッサには優先制御部を、またi
/Oプロセッサにはi / O要求キャンセル部をそれ
ぞれ設けることにより、i/O要求を現在実行中であっ
ても、より高い優先度を持っi / O要求が発生した
場合にはこれをキャンセルし、優先度の高いi / O
処理を直ちに実行することができ、その結果効率の良い
システム運用が可能となる利点がもたらされる。
/ Oプロセッサからなるマルチプロセッサシステム
において、メインプロセッサには優先制御部を、またi
/Oプロセッサにはi / O要求キャンセル部をそれ
ぞれ設けることにより、i/O要求を現在実行中であっ
ても、より高い優先度を持っi / O要求が発生した
場合にはこれをキャンセルし、優先度の高いi / O
処理を直ちに実行することができ、その結果効率の良い
システム運用が可能となる利点がもたらされる。
第1図はこの発明の実施例を示す構成図、第2図はマル
チプロセッサシステムの従来例を示す概要図、第3図は
i/Oプロセッサの構成例を示す概要図、第4図はi/
Oプロセッサ内部のi 70制御部の具体例を示す概要
図、第5図はi/O制御部の動作を説明するための状態
遷移図である。 符号説明 1・・・メインプロセッサ、2・・・システムバス、3
・・・i / Oプロセッサ、4・・・i / 011
1・・・i/O要求制御部、12・・・優先制御部、3
1・・・i / O要求キャンセル部、32・・・シス
テムインタフヱイス部、33・・・i/O制御部、33
a・・・コマンド解析部、33 b ・= i / O
管理部、34 a 〜34 d =−i/Oインタフェ
イス部。 智1− 胃2図 Ifa 図 gA 図 @5図
チプロセッサシステムの従来例を示す概要図、第3図は
i/Oプロセッサの構成例を示す概要図、第4図はi/
Oプロセッサ内部のi 70制御部の具体例を示す概要
図、第5図はi/O制御部の動作を説明するための状態
遷移図である。 符号説明 1・・・メインプロセッサ、2・・・システムバス、3
・・・i / Oプロセッサ、4・・・i / 011
1・・・i/O要求制御部、12・・・優先制御部、3
1・・・i / O要求キャンセル部、32・・・シス
テムインタフヱイス部、33・・・i/O制御部、33
a・・・コマンド解析部、33 b ・= i / O
管理部、34 a 〜34 d =−i/Oインタフェ
イス部。 智1− 胃2図 Ifa 図 gA 図 @5図
Claims (1)
- 【特許請求の範囲】 1つのメインプロセッサと複数の入/出力(i/O)プ
ロセッサとを有してなるマルチプロセッサシステムにお
いて、 前記メインプロセッサにはi/O要求の優先度を判別す
る優先制御部を設ける一方、 前記i/Oプロセッサには現在実行中のi/O処理より
も優先度の高いi/O処理要求を受けたときは該実行中
のi/O処理を保留し優先度の高いi/O処理要求を割
り込ませて実行するi/O制御部を設けてなることを特
徴とするマルチプロセッサシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8019586A JPS62237560A (ja) | 1986-04-09 | 1986-04-09 | マルチプロセツサシステム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8019586A JPS62237560A (ja) | 1986-04-09 | 1986-04-09 | マルチプロセツサシステム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62237560A true JPS62237560A (ja) | 1987-10-17 |
Family
ID=13711601
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8019586A Pending JPS62237560A (ja) | 1986-04-09 | 1986-04-09 | マルチプロセツサシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62237560A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01121968A (ja) * | 1987-11-05 | 1989-05-15 | Casio Comput Co Ltd | 可変長データ処理装置 |
WO2003014947A1 (fr) * | 2001-08-02 | 2003-02-20 | Matsushita Electric Industrial Co., Ltd. | Appareil hote, dispositif electronique et procede de commande de systeme de transmission |
-
1986
- 1986-04-09 JP JP8019586A patent/JPS62237560A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01121968A (ja) * | 1987-11-05 | 1989-05-15 | Casio Comput Co Ltd | 可変長データ処理装置 |
WO2003014947A1 (fr) * | 2001-08-02 | 2003-02-20 | Matsushita Electric Industrial Co., Ltd. | Appareil hote, dispositif electronique et procede de commande de systeme de transmission |
US7058741B2 (en) | 2001-08-02 | 2006-06-06 | Matsushita Electric Industrial Co., Ltd. | System for suspending processing by a first electronic device on a data line to allow a second electronic device to use the data line, with subsequent resumption of the processing of the first electronic device |
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