JPS5816350A - メモリ拡張代替方式 - Google Patents
メモリ拡張代替方式Info
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- JPS5816350A JPS5816350A JP56113499A JP11349981A JPS5816350A JP S5816350 A JPS5816350 A JP S5816350A JP 56113499 A JP56113499 A JP 56113499A JP 11349981 A JP11349981 A JP 11349981A JP S5816350 A JPS5816350 A JP S5816350A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
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- G—PHYSICS
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/268—Microinstruction selection not based on processing results, e.g. interrupt, patch, first cycle store, diagnostic programs
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は９例えば記憶回路の任意の記憶位置を代替する
ために用いられるメモリ拡張代替方式に関する。
ために用いられるメモリ拡張代替方式に関する。
電子機器、または、電子計算機における制御装置として
マイクロプロセッサ（Ｍ ｉ ｃ ｒ 。
マイクロプロセッサ（Ｍ ｉ ｃ ｒ 。
Ｐｒｏｃｅｓｓｏｒ Ｕｎｉｔ、以下ＭＰＵと記す）を
用いることが多くなっている。ＭＰＵによ抄実行される
システムプログラム（機械語プログラム）や機械語命令
の実行に用いられる制御用のマイクロプログラムは、読
み出し専用メモリ（Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ
、以下ＲＯＭと記す）に記憶されることが多い。プログ
ラムをＲＯＭに格納した後に、 ＲＯＭに故障が発生す
ると、 ＲＯＭからプログラムが読み出せないためＭＰ
Ｕは正常に動作しない。
用いることが多くなっている。ＭＰＵによ抄実行される
システムプログラム（機械語プログラム）や機械語命令
の実行に用いられる制御用のマイクロプログラムは、読
み出し専用メモリ（Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ
、以下ＲＯＭと記す）に記憶されることが多い。プログ
ラムをＲＯＭに格納した後に、 ＲＯＭに故障が発生す
ると、 ＲＯＭからプログラムが読み出せないためＭＰ
Ｕは正常に動作しない。
この処置として、従来は、 ＲＯＭ異常の場合ＲＯＭか
らの再読み出し等が行われてい九が、 ＲＯＭの永久故
障に対してはＲＯＭを交換する以外手段はなかった。
らの再読み出し等が行われてい九が、 ＲＯＭの永久故
障に対してはＲＯＭを交換する以外手段はなかった。
また、 ＲＯＭに格納されたプログラムに虫（Ｂｕｇ）
が発見された場合にも、正常なプログラムが格納された
ＲＯＭとの交排が必要であった。
が発見された場合にも、正常なプログラムが格納された
ＲＯＭとの交排が必要であった。
さて、 ＦＬＯＭを交換する場合には、 ＲＯＭが実装
されている機器の動作を停止させねばならない。例えば
、この機器がシステムに構築された周辺端末装置である
場合には、この装置の停止（電源断）はシステム全体の
停止を余儀無くしていた。また、現在ＲＯＭ素子（チッ
プ）の容量は増大の傾向にあ？、ｌＲＯＭ素子に格納さ
れるプログラムの量も増大する傾向にある。
されている機器の動作を停止させねばならない。例えば
、この機器がシステムに構築された周辺端末装置である
場合には、この装置の停止（電源断）はシステム全体の
停止を余儀無くしていた。また、現在ＲＯＭ素子（チッ
プ）の容量は増大の傾向にあ？、ｌＲＯＭ素子に格納さ
れるプログラムの量も増大する傾向にある。
このため、 ＲＯＭ素子の一部故障、一部プログラムに
おける虫のために全プログラム、素子全体を替えてしま
うことは無駄である。更に。
おける虫のために全プログラム、素子全体を替えてしま
うことは無駄である。更に。
ＲＯＭ素子容量の増大によって素子故障の確率は増し、
プログラム量の増加によって虫が発生する頻度も増加す
る。従って、故障したＲＯＭを代替したり、虫に対する
バッチを実施するえびに７機器の電源遮断や停止を行う
ことはシステム効率の悪化を招く。
プログラム量の増加によって虫が発生する頻度も増加す
る。従って、故障したＲＯＭを代替したり、虫に対する
バッチを実施するえびに７機器の電源遮断や停止を行う
ことはシステム効率の悪化を招く。
本発明は、このような問題点を解決するために、虫に対
するバッチを実施するに際して９機器の電源遮断や停止
を伴うことなく容易に・（ツチを行うことができるメモ
リ拡張代替方式を提供することを目的とする。
するバッチを実施するに際して９機器の電源遮断や停止
を伴うことなく容易に・（ツチを行うことができるメモ
リ拡張代替方式を提供することを目的とする。
以下１本発明の実施例により９本発明のメモリ拡張代替
方式を詳細に説明する。
方式を詳細に説明する。
第１図は２本発明のメモリ拡張代替方式をマイクロプロ
グラム制御装置に実施した一実施例のブロック図である
。なお、このブロック図には、マイクロプログラム制御
装置に当然必要となる回路、（例えばタイミング制御回
路等）であ２ズも９本発明に直接関係しない回路は記載
されていまい。
グラム制御装置に実施した一実施例のブロック図である
。なお、このブロック図には、マイクロプログラム制御
装置に当然必要となる回路、（例えばタイミング制御回
路等）であ２ズも９本発明に直接関係しない回路は記載
されていまい。
１は制御用のマイクロプログラムを記憶する第１の記憶
部としての読み出し専用メモリ（Ｒｅａｄ ０ｎｌｙ
Ｍｅｍｏｒｙ、以下ＲＯＭと記す）である。３はマイク
ロアドレス制御回路であり。
部としての読み出し専用メモリ（Ｒｅａｄ ０ｎｌｙ
Ｍｅｍｏｒｙ、以下ＲＯＭと記す）である。３はマイク
ロアドレス制御回路であり。
マイクロプログラムシーケンサ３１ト−ヘイクロアドレ
スレジスタ３２とを具備する。このマイクロアドレス制
御回路３は几ＯＭＩをアクセスするための番地情報（マ
イクロアドレス）をｉ−ＬＯＭｌに送出する。４はアド
レス比較回路である。
スレジスタ３２とを具備する。このマイクロアドレス制
御回路３は几ＯＭＩをアクセスするための番地情報（マ
イクロアドレス）をｉ−ＬＯＭｌに送出する。４はアド
レス比較回路である。
アドレス比較回路４にも前記アドレス制御回路３から出
力されるマイクロアドレスが供給される。５は代替命令
保持手段としての代替命令レジスタ部である。代替命令
レジスタ部５は代替命令（後述する）を保持する。６は
マイクロ命令レジスタである。７は命令選択回路である
。
力されるマイクロアドレスが供給される。５は代替命令
保持手段としての代替命令レジスタ部である。代替命令
レジスタ部５は代替命令（後述する）を保持する。６は
マイクロ命令レジスタである。７は命令選択回路である
。
８け命令判定制御回路である。９は代替指示信号線であ
る。この代替指示信号線９は命令選択回路７に接続され
ている。
る。この代替指示信号線９は命令選択回路７に接続され
ている。
１２はマイクロアドレスバスである。１３は代替命令バ
スである。
スである。
第２図は前記アドレス比較回路４と代替命令レジスタ部
５の本実施例における内部回路図であるｏ ４１ａ、
４１ｂ、 ４１ｃ Ｆｉ ＲＯＭＩの特定記憶位置の番
地情報が記憶されるレジスタ（登録番地レジスタ）であ
る。４２ａ、 ４２ｂ、 ４２ｃは前記登録番地情報と
マイクロアドレス制御回路３よに出力される番地情報と
を比較する比較器である。
５の本実施例における内部回路図であるｏ ４１ａ、
４１ｂ、 ４１ｃ Ｆｉ ＲＯＭＩの特定記憶位置の番
地情報が記憶されるレジスタ（登録番地レジスタ）であ
る。４２ａ、 ４２ｂ、 ４２ｃは前記登録番地情報と
マイクロアドレス制御回路３よに出力される番地情報と
を比較する比較器である。
本実施例では、この比較器４２ａ、 ４２ｂ、 ４２Ｃ
はアドレス一致のとき、論理“１＃の一致信号を出力す
る。４３はＯＲゲートである。このＯＲゲート４３の出
力線が前記代替指示信号線９となる。５１ａ、 ５１ｂ
、 ５１Ｃは代替命令が格納されるレジスタ（代替命令
レジスタ）である。
はアドレス一致のとき、論理“１＃の一致信号を出力す
る。４３はＯＲゲートである。このＯＲゲート４３の出
力線が前記代替指示信号線９となる。５１ａ、 ５１ｂ
、 ５１Ｃは代替命令が格納されるレジスタ（代替命令
レジスタ）である。
以下、第３図を参照して、上述した本実施例のマイクロ
プログラム制御回路の動作を説明する。第３図は本実施
例の動作概念図である。
プログラム制御回路の動作を説明する。第３図は本実施
例の動作概念図である。
今、 ＲＯＭ１の１３７番地に格納されたＳＵＢ命令が
誤りであ！ｌ）、ＡＤＤ命令に変更しなければならない
とする。この変更される命令（本例ではＡＤＤ命令）を
代替命令と呼ぶ。このとき。
誤りであ！ｌ）、ＡＤＤ命令に変更しなければならない
とする。この変更される命令（本例ではＡＤＤ命令）を
代替命令と呼ぶ。このとき。
メインテナンスパネル、または、 ０８ （Ｏｐｅｒａ
Ｌｔｅ、ｎＳｙｓｔｅｍ） ＠によッ“〔、登録番地レ
ジスタ４１ｍに前記ＳＵＢ命令が格納されているＲＯＭ
Ｉの番地情報（本例では１３７番地）が登録される。
Ｌｔｅ、ｎＳｙｓｔｅｍ） ＠によッ“〔、登録番地レ
ジスタ４１ｍに前記ＳＵＢ命令が格納されているＲＯＭ
Ｉの番地情報（本例では１３７番地）が登録される。
この登録番地レジスタ４１ａに登録された番地情報を登
録番地情報と呼ぶ。また、登録番地レジスタ４１ａに対
応した代替命令レジスタ５１ａには、前記代替命令（本
例ではＡＤＤ命令）がメインテナンスパネル、または、
Ｏ８等によって登録される。
録番地情報と呼ぶ。また、登録番地レジスタ４１ａに対
応した代替命令レジスタ５１ａには、前記代替命令（本
例ではＡＤＤ命令）がメインテナンスパネル、または、
Ｏ８等によって登録される。
さて、マイクロプログラムの実行に際して。
マイクロプログラムシーケンサ３１カラ１３７番地の番
地情報が出されマイクロアドレスレジスタ３２に格納さ
れたとする。マイクロアドレスレジスタ３２に格納され
た番地情報はマイクロアドレスバス１２を介してＲＯＭ
Ｉ 、 アドレス比較回路４に供給される。この結果、
ＲＯＭＩの１３７番地に記憶されたＳＵＢ命令が読出
されマイクロ命令レジスタ６に格納される。
地情報が出されマイクロアドレスレジスタ３２に格納さ
れたとする。マイクロアドレスレジスタ３２に格納され
た番地情報はマイクロアドレスバス１２を介してＲＯＭ
Ｉ 、 アドレス比較回路４に供給される。この結果、
ＲＯＭＩの１３７番地に記憶されたＳＵＢ命令が読出
されマイクロ命令レジスタ６に格納される。
一方、アドレス比較回路４に供給された前記番地情報＋
４ 、比較器４２ａ、 ４２ｂ、 ４２ｃに入力する。
４ 、比較器４２ａ、 ４２ｂ、 ４２ｃに入力する。
そして、この比較器４２ ｍ ＋ ４２ ｂ ＊ ４２
ｃそれぞれにおいて、登録番地レジスタ４１ａ、４１
ｂ、４１Ｃに格納されている登録番地情報と前記供給さ
れた番地情報との比較がなされる。実施例において、登
録番地レジスタ４１１ Ｋ １３７番地の番地情報が登
録されているので比較器４２ａから。
ｃそれぞれにおいて、登録番地レジスタ４１ａ、４１
ｂ、４１Ｃに格納されている登録番地情報と前記供給さ
れた番地情報との比較がなされる。実施例において、登
録番地レジスタ４１１ Ｋ １３７番地の番地情報が登
録されているので比較器４２ａから。
論理″１”の一致信号が出力される。この結果。
ＯＲゲート４３から信号、！！９へ代替指示信号が出力
される。また、比較器４２ａから出力される一致信号は
代替命令レジスタ５１ａに出力され、この結果代替命令
レジスタ５１ａから代替命令（ＡＤＤ命令）が代替命令
パス１３を介して命令選択回路７に出力される。このと
き、命令選択回路７には、先にマイクロ命令レジスタ６
に格納された命令（ＳＵＢ命令）と代替命令（ＡＤＤ命
令）とが入力しているが、命令選択回路７は前記ＯＲゲ
ート４３から信号線９を介して出力される代替指示信号
（Ｃより５ＬＴＢ命令の代わりに９代替命令（ＡＤＤ命
令）を選択し、命令判定制御回路Ｂ Ｋ供給する。以上
の動作によって。
される。また、比較器４２ａから出力される一致信号は
代替命令レジスタ５１ａに出力され、この結果代替命令
レジスタ５１ａから代替命令（ＡＤＤ命令）が代替命令
パス１３を介して命令選択回路７に出力される。このと
き、命令選択回路７には、先にマイクロ命令レジスタ６
に格納された命令（ＳＵＢ命令）と代替命令（ＡＤＤ命
令）とが入力しているが、命令選択回路７は前記ＯＲゲ
ート４３から信号線９を介して出力される代替指示信号
（Ｃより５ＬＴＢ命令の代わりに９代替命令（ＡＤＤ命
令）を選択し、命令判定制御回路Ｂ Ｋ供給する。以上
の動作によって。
ＲＯＭ ｌの１３７番地に格納されたＳＵＢ命令がＡＤ
Ｄ命令に代替される。
Ｄ命令に代替される。
上述の方法によれば１例えばＲＯＭＩの１３７％地が故
障して（例えばパリティ−エラーを発生したような場合
）、１３７番地に配憶された命令（例えばＳＵＢ命令）
が読み出せなくなった場合にも、この番地情報（１３７
番地）を登録番地レジスタ４１８．４１ｂ、 ４１Ｃに
、 ＳＵＢ命令を代替命令レジスタ５１ａ、５１ｂ、５
１Ｃに登録しておけば、 ＲＯＭＩの故障が回避される
。
障して（例えばパリティ−エラーを発生したような場合
）、１３７番地に配憶された命令（例えばＳＵＢ命令）
が読み出せなくなった場合にも、この番地情報（１３７
番地）を登録番地レジスタ４１８．４１ｂ、 ４１Ｃに
、 ＳＵＢ命令を代替命令レジスタ５１ａ、５１ｂ、５
１Ｃに登録しておけば、 ＲＯＭＩの故障が回避される
。
また、上述した命令は１例えば数値、データなどの情報
であってもさしつかえない、 以上、説明した実施例において、登録番地レジスタ４１
ａ、４１ｂ、４１ＣｕＬ／ジスタでなく。
であってもさしつかえない、 以上、説明した実施例において、登録番地レジスタ４１
ａ、４１ｂ、４１ＣｕＬ／ジスタでなく。
ＲＡＭやスイッチ設定方式（（置き換えることもできる
。同様に９代替命令レジスタ５１ａ、 ５１ｂ。
。同様に９代替命令レジスタ５１ａ、 ５１ｂ。
ｓｉｃもＲＡＭやスイッチ設定方式にｒ４４き換えるこ
ともできる。また、アドレス比較回路４は。
ともできる。また、アドレス比較回路４は。
中央処理装置と主記憶回路のバッファ記憶方式に、用い
られるアドレス比較手段２例えばフルアソシアティブ方
式、ダイレクトマツピング方式、セクタ方式、セットア
ソシアティブ方式等を適用してもよい。また、アドレス
比較回路４゜代番命６ンジスタ５を可搬型の外部筐体に
設け。
られるアドレス比較手段２例えばフルアソシアティブ方
式、ダイレクトマツピング方式、セクタ方式、セットア
ソシアティブ方式等を適用してもよい。また、アドレス
比較回路４゜代番命６ンジスタ５を可搬型の外部筐体に
設け。
必要のときのみマイク占プログラム制御装置と接続でき
るように設計しておいてもよい。
るように設計しておいてもよい。
以上２本発明のメモリ代替拡張方式を拝上に説明したが
９本発明によれば。
９本発明によれば。
（１）第１の記憶部の素子故障をしたアドレスに対して
９代替割付けを行える。
９代替割付けを行える。
（２）変更時に装置の電源断を伴わず変更できる。
（３）第１の記憶部内の情報を一切変更しないので、復
元が容易である。
元が容易である。
等の効果がある。
尚、実施例において、マイクロプログラム制御装置のみ
を説明したが、第１の記憶部を主記憶装置と考えれば、
中央処理装置にも。
を説明したが、第１の記憶部を主記憶装置と考えれば、
中央処理装置にも。
本発明のメモリ代替拡張方式を適用できる。
第１図は一実施例のブロック図、第２図はアドレス比較
回路、および１代替命令レジスタ部の内部回路図、第３
図は実施例の動作概念図である。 １・・・第１の記憶部（ＲＯＭ）
ｙｒ。 ３・・・マイクロアドレス制御回路 ４・・・アドレス比較回路 ５・・・代替命令レジスタ部 ７・・・命令選択回路 （７３１７） 代理人弁理士 貝ＩＪ近 憲佑（ほ
か１名） λ図
回路、および１代替命令レジスタ部の内部回路図、第３
図は実施例の動作概念図である。 １・・・第１の記憶部（ＲＯＭ）
ｙｒ。 ３・・・マイクロアドレス制御回路 ４・・・アドレス比較回路 ５・・・代替命令レジスタ部 ７・・・命令選択回路 （７３１７） 代理人弁理士 貝ＩＪ近 憲佑（ほ
か１名） λ図
Claims (1)
- 【特許請求の範囲】 第１の記憶部と９番地情報を前記第１の記憶部に送出す
るアドレス制御回路と、前記第される番地登録手段と、
前記アドレス制御回路から出力される前記番地情報と前
記番地登録手段からの登録番地情報とを比較するアドレ
ス比較手段と、このアドレス比較手段から出力される一
致信号に基づき代替情報を出力する代替情報保持手段と
、前記比較手段からの一致信号に従って前記第１の記憶
部から読み出される情報の代わ抄に前記代替情報保持手
段から出力される情報を選択する手段とを具備したこと
を特徴とするメモリ拡張代替方式。 以下像ら
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56113499A JPS5816350A (ja) | 1981-07-22 | 1981-07-22 | メモリ拡張代替方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56113499A JPS5816350A (ja) | 1981-07-22 | 1981-07-22 | メモリ拡張代替方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5816350A true JPS5816350A (ja) | 1983-01-31 |
Family
ID=14613862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56113499A Pending JPS5816350A (ja) | 1981-07-22 | 1981-07-22 | メモリ拡張代替方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5816350A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP0239299A2 (en) * | 1986-03-28 | 1987-09-30 | Tandem Computers Incorporated | Overlapped control store |
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| US6829735B1 (en) * | 1999-06-08 | 2004-12-07 | Nec Electronics Corporation | Computer system having a ROM correction unit |
-
1981
- 1981-07-22 JP JP56113499A patent/JPS5816350A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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