JPS6223396B2 - - Google Patents
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- JPS6223396B2 JPS6223396B2 JP11117078A JP11117078A JPS6223396B2 JP S6223396 B2 JPS6223396 B2 JP S6223396B2 JP 11117078 A JP11117078 A JP 11117078A JP 11117078 A JP11117078 A JP 11117078A JP S6223396 B2 JPS6223396 B2 JP S6223396B2
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- JP
- Japan
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- transistor
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- gate
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Links
- 230000015654 memory Effects 0.000 claims description 43
- 238000009877 rendering Methods 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 238000009825 accumulation Methods 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
本発明は半導体不揮発性メモリ回路に関する。
半導体メモリは一般に高速での書込み、読出し
が可能であるが、電源を遮断すると記憶情報が失
われてしまうという欠点がある。この欠点を解消
するために、電源遮断にも拘らず記憶情報を保持
する不揮発性メモリが種々開発されているが、こ
の不揮発性メモリは情報の書込みにかなりの時間
を要し、また書換え回数に制約がある等の難点を
有し、通常のRWM（リード・ライト・メモリ）
の如き動作を期待し得ないのが現状である。
が可能であるが、電源を遮断すると記憶情報が失
われてしまうという欠点がある。この欠点を解消
するために、電源遮断にも拘らず記憶情報を保持
する不揮発性メモリが種々開発されているが、こ
の不揮発性メモリは情報の書込みにかなりの時間
を要し、また書換え回数に制約がある等の難点を
有し、通常のRWM（リード・ライト・メモリ）
の如き動作を期待し得ないのが現状である。
本発明は斯かる事情に鑑みてなされたものであ
つて、高速での書込み、読出しが可能であり、且
つ書換え回数の制約がない不揮発性メモリ回路を
提供することを目的とし、以下に本発明をその実
施例を示す図面に基いて詳述する。
つて、高速での書込み、読出しが可能であり、且
つ書換え回数の制約がない不揮発性メモリ回路を
提供することを目的とし、以下に本発明をその実
施例を示す図面に基いて詳述する。
図面はIC化された本発明に係る不揮発性メモ
リ回路の一部、すなわちメモリアレイを構成する
セルの１ビツト分とリフレツシユ回路を示してい
る。図において１１は書込みデイジツト線、１２
は読出しデイジツト線、１３は読出しワード線、
１４は書込みワード線、１５はリフレツシユ回路
であり、書込み、読出しデイジツト線１１，１２
に連なつている。
リ回路の一部、すなわちメモリアレイを構成する
セルの１ビツト分とリフレツシユ回路を示してい
る。図において１１は書込みデイジツト線、１２
は読出しデイジツト線、１３は読出しワード線、
１４は書込みワード線、１５はリフレツシユ回路
であり、書込み、読出しデイジツト線１１，１２
に連なつている。
Q1，Q2，Q3はいずれもｎ−チヤンネルMIS型
トランジスタよりなり、そのうちQ2はフローテ
イングゲート構造を有する不揮発性メモリトラン
ジスタである。すなわちこのトランジスタQ2
は、そのコントロールゲート１７とソース１６と
を共に基板電位ＶSとし、ドレイン１８に所定の
臨界電圧ＶWC以上の電圧を印加すると、そのしき
い値電圧Vthは負の方向へシフトし、またソース
１６とドレイン１８とを基板電位ＶSとしてコン
トロールゲート１７に所定の臨界電圧ＶEC以上の
電圧を印加するとしきい値電圧Vthは正の方向へ
シフトし、更にコントロールゲート１７に前記臨
界電圧ＶECより小さい所定の電圧ＶSUPを与えた
状態でソース１６を基板電圧ＶSとし、ドレイン
１８にＶWCより若干大きい電圧を加えてもしきい
値電圧Vthは変化しないという性質を有してい
る。
トランジスタよりなり、そのうちQ2はフローテ
イングゲート構造を有する不揮発性メモリトラン
ジスタである。すなわちこのトランジスタQ2
は、そのコントロールゲート１７とソース１６と
を共に基板電位ＶSとし、ドレイン１８に所定の
臨界電圧ＶWC以上の電圧を印加すると、そのしき
い値電圧Vthは負の方向へシフトし、またソース
１６とドレイン１８とを基板電位ＶSとしてコン
トロールゲート１７に所定の臨界電圧ＶEC以上の
電圧を印加するとしきい値電圧Vthは正の方向へ
シフトし、更にコントロールゲート１７に前記臨
界電圧ＶECより小さい所定の電圧ＶSUPを与えた
状態でソース１６を基板電圧ＶSとし、ドレイン
１８にＶWCより若干大きい電圧を加えてもしきい
値電圧Vthは変化しないという性質を有してい
る。
Q1はトランジスタQ2への書込みを制御する書
込み選択トランジスタであつて、トランジスタ
Q2のコントロールゲート１７と書込みデイジツ
ト線１１及び書込みワード線１４とに接続されて
いる。またQ3はトランジスタQ2の読出しを制御
する読出選択トランジスタであつて、トランジス
タQ2のドレイン１８と読出しデイジツト線１２
及び読出しワード線１３とに接続されている。
込み選択トランジスタであつて、トランジスタ
Q2のコントロールゲート１７と書込みデイジツ
ト線１１及び書込みワード線１４とに接続されて
いる。またQ3はトランジスタQ2の読出しを制御
する読出選択トランジスタであつて、トランジス
タQ2のドレイン１８と読出しデイジツト線１２
及び読出しワード線１３とに接続されている。
而してこの回路はダイナミツクメモリ動作と不
揮発性メモリ動作との両モードで動作する。まず
トランジスタQ2のしきい値電圧Vthを前述の如く
して正の方向にシフトしてVth＞０（エンハンス
メント型）にするとダイナミツクメモリ動作のモ
ードとなる。そしてこのモードの場合は従来のダ
イナミツクリードライトメモリと全く同じ動作を
行う。すなわちトランジスタQ2のコントロール
ゲート１７が有する浮遊容量に蓄積された電荷に
応じたトランジスタQ2のオン又はオフの２値情
報を読出選択トランジスタQ3を介して読出しデ
イジツト線１２に導いて読出しを行い、また書込
みデイジツト線１１の電位を書込選択トランジス
タQ1を介してトランジスタQ2のコントロールゲ
ート１７に導いた後、トランジスタQ1をオフす
ることによつて書込み又はリフレツシユを行う。
なおこのダイナミツクメモリ動作に用いられる回
路各部の電圧は前記ＶWC，ＶECよりも小さいため
トランジスタQ5は通常のMISトランジスタと全く
同様に動作することになる。但しコントロールゲ
ート１７の浮遊容量に蓄積する電荷の電圧は２値
のデータ“１”、“０”に対応してＶボルト（但
し、ＶEC＞Ｖ＞ＶSUP）及び基板電位ＶSとする。
揮発性メモリ動作との両モードで動作する。まず
トランジスタQ2のしきい値電圧Vthを前述の如く
して正の方向にシフトしてVth＞０（エンハンス
メント型）にするとダイナミツクメモリ動作のモ
ードとなる。そしてこのモードの場合は従来のダ
イナミツクリードライトメモリと全く同じ動作を
行う。すなわちトランジスタQ2のコントロール
ゲート１７が有する浮遊容量に蓄積された電荷に
応じたトランジスタQ2のオン又はオフの２値情
報を読出選択トランジスタQ3を介して読出しデ
イジツト線１２に導いて読出しを行い、また書込
みデイジツト線１１の電位を書込選択トランジス
タQ1を介してトランジスタQ2のコントロールゲ
ート１７に導いた後、トランジスタQ1をオフす
ることによつて書込み又はリフレツシユを行う。
なおこのダイナミツクメモリ動作に用いられる回
路各部の電圧は前記ＶWC，ＶECよりも小さいため
トランジスタQ5は通常のMISトランジスタと全く
同様に動作することになる。但しコントロールゲ
ート１７の浮遊容量に蓄積する電荷の電圧は２値
のデータ“１”、“０”に対応してＶボルト（但
し、ＶEC＞Ｖ＞ＶSUP）及び基板電位ＶSとする。
次に不揮発性メモリ動作への移行は以下の如く
して行われる。すなわち上述の如くして書込み又
はリフレツシユを行つた後、読出しデイジツト線
１２に臨界電圧ＶWCを越える電圧のパルス（以下
書込みパルスという）を印加し、これと同時に読
出選択トランジスタQ3をオンさせるそうすると
トランジスタQ2のコントロールゲート１７にＶ
ボルトの電荷が蓄積されている場合は、すなわち
記憶情報が“１”である場合は、Ｖ＜ＶECであ
り、ドレイン１８にトランジスタQ3経由で加わ
る書込みパルスの電圧がＶWCより大であるので、
前述の理由によりトランジスタQ2のしきい値電
圧Vthの変化は起らない。またトランジスタQ2の
コントロールゲート１７が基板電位ＶSにある場
合、すなわち記憶情報が“０”である場合は、ド
レイン１８に加わる書込みパルスの電圧がＶWCよ
り大であるので前述の理由によりトランジスタ
Q2のしきい値電圧Vthは負の方向へシフトするこ
とになる。このようにトランジスタQ2において
はダイナミツク動作時のコントロールゲートに蓄
積された電荷、すなわちダイナミツクメモリ動作
時の記憶情報に対応して、しきい値電圧Vthの変
化が生じず、又は変化が生じることになる。この
ようにして定まつた各セルのトランジスタQ2の
しきい値電圧Vthは電源を遮断した場合にも保持
される。すなわち２値情報はしきい値電圧Vthの
相異る２つの値として不揮発的に記憶される。そ
してこのしきい値電圧Vthの相違はトランジスタ
Q1をオンとし、書込みデイジツト線１１に上述
の２値のしきい値電圧Vthの間にある電圧ＶRを
与え、これによりトランジスタQ2のオン・オフ
をトランジスタQ3を介して読出しデイジツト線
１２に導くことによつて読出し得ることになる。
して行われる。すなわち上述の如くして書込み又
はリフレツシユを行つた後、読出しデイジツト線
１２に臨界電圧ＶWCを越える電圧のパルス（以下
書込みパルスという）を印加し、これと同時に読
出選択トランジスタQ3をオンさせるそうすると
トランジスタQ2のコントロールゲート１７にＶ
ボルトの電荷が蓄積されている場合は、すなわち
記憶情報が“１”である場合は、Ｖ＜ＶECであ
り、ドレイン１８にトランジスタQ3経由で加わ
る書込みパルスの電圧がＶWCより大であるので、
前述の理由によりトランジスタQ2のしきい値電
圧Vthの変化は起らない。またトランジスタQ2の
コントロールゲート１７が基板電位ＶSにある場
合、すなわち記憶情報が“０”である場合は、ド
レイン１８に加わる書込みパルスの電圧がＶWCよ
り大であるので前述の理由によりトランジスタ
Q2のしきい値電圧Vthは負の方向へシフトするこ
とになる。このようにトランジスタQ2において
はダイナミツク動作時のコントロールゲートに蓄
積された電荷、すなわちダイナミツクメモリ動作
時の記憶情報に対応して、しきい値電圧Vthの変
化が生じず、又は変化が生じることになる。この
ようにして定まつた各セルのトランジスタQ2の
しきい値電圧Vthは電源を遮断した場合にも保持
される。すなわち２値情報はしきい値電圧Vthの
相異る２つの値として不揮発的に記憶される。そ
してこのしきい値電圧Vthの相違はトランジスタ
Q1をオンとし、書込みデイジツト線１１に上述
の２値のしきい値電圧Vthの間にある電圧ＶRを
与え、これによりトランジスタQ2のオン・オフ
をトランジスタQ3を介して読出しデイジツト線
１２に導くことによつて読出し得ることになる。
而して上述の如き不揮発性メモリ動作から前述
のダイナミツクメモリ動作への復帰は以下の如く
して行う。すなわちトランジスタQ2のしきい値
電圧Vth、つまり記憶データを読出してリフレツ
シユ回路１５にラツチし、書込みデイジツト線１
１に臨界電圧ＶECを越える電圧のパルス（以下消
去パルスという）を印加してトランジスタQ1を
オンし、該トランジスタQ1経由で、消去パルス
をトランジスタQ2のコントロールゲート１７に
加える。これによりトランジスタQ2のしきい値
電圧Vthを正の方向にシフトさせ、ダイナミツク
メモリ動作に必要な正の値に揃える。然る後リフ
レツシユ回路１５にラツチされたデータを書込み
データとしてトランジスタQ2のダイナミツクメ
モリ動作を開始させる。斯かる動作を各ワード
夫々について行うことにより、この回路はダイナ
ミツクメモリ動作に復帰することになる。
のダイナミツクメモリ動作への復帰は以下の如く
して行う。すなわちトランジスタQ2のしきい値
電圧Vth、つまり記憶データを読出してリフレツ
シユ回路１５にラツチし、書込みデイジツト線１
１に臨界電圧ＶECを越える電圧のパルス（以下消
去パルスという）を印加してトランジスタQ1を
オンし、該トランジスタQ1経由で、消去パルス
をトランジスタQ2のコントロールゲート１７に
加える。これによりトランジスタQ2のしきい値
電圧Vthを正の方向にシフトさせ、ダイナミツク
メモリ動作に必要な正の値に揃える。然る後リフ
レツシユ回路１５にラツチされたデータを書込み
データとしてトランジスタQ2のダイナミツクメ
モリ動作を開始させる。斯かる動作を各ワード
夫々について行うことにより、この回路はダイナ
ミツクメモリ動作に復帰することになる。
このように本発明回路はMIS型トランジスタの
ゲートが有する浮遊容量に電荷を蓄積することを
利用した半導体ダイナミツクメモリ回路におい
て、前記MIS型トランジスタとして半導体不揮発
性メモリトランジスタを用い、ダイナミツクメモ
リ動作の結果としての蓄積電荷の有無に応じて該
半導体不揮発性メモリトランジスタへの情報の書
込みが抑制され又は抑制されないことを利用し、
ダイナミツクメモリ動作の結果を不揮発化するこ
とを特徴とするものであるから、従来のダイナミ
ツクメモリの難点であるデータの揮発性、従来の
不揮発性メモリの難点である書込時間の長いこと
及び書換回数の制約が一挙に解消できる。またこ
の回路はリフレツシユ回路にラツチ及び書込み・
消去パルス発生回路等、若干の回路を付加するの
みで簡単に実現できる利点がある。
ゲートが有する浮遊容量に電荷を蓄積することを
利用した半導体ダイナミツクメモリ回路におい
て、前記MIS型トランジスタとして半導体不揮発
性メモリトランジスタを用い、ダイナミツクメモ
リ動作の結果としての蓄積電荷の有無に応じて該
半導体不揮発性メモリトランジスタへの情報の書
込みが抑制され又は抑制されないことを利用し、
ダイナミツクメモリ動作の結果を不揮発化するこ
とを特徴とするものであるから、従来のダイナミ
ツクメモリの難点であるデータの揮発性、従来の
不揮発性メモリの難点である書込時間の長いこと
及び書換回数の制約が一挙に解消できる。またこ
の回路はリフレツシユ回路にラツチ及び書込み・
消去パルス発生回路等、若干の回路を付加するの
みで簡単に実現できる利点がある。
また本発明においてはダイナミツクメモリとし
ての動作時のみならず、不揮発性メモリとしての
動作時においてもトランジスタQ2の記憶内容の
読出しが可能であり、その場合にはリフレツシユ
が不要である。
ての動作時のみならず、不揮発性メモリとしての
動作時においてもトランジスタQ2の記憶内容の
読出しが可能であり、その場合にはリフレツシユ
が不要である。
なお本発明回路はＰチヤネル型ICにおいても
同様に実現できる外、不揮発性メモリトランジス
タとしてはドレインからの書込みをコントロール
ゲートの電圧によつて抑制し得るタイプのもので
あればよく、前述の如きフローテイングゲート型
のものに限らないことは勿論である。更に、メモ
リセルの形式も図示のものに限らずMIS型トラン
ジスタのゲートが有する浮遊容量に電荷を蓄積し
得る形式のダイナミツクメモリであればよい。
同様に実現できる外、不揮発性メモリトランジス
タとしてはドレインからの書込みをコントロール
ゲートの電圧によつて抑制し得るタイプのもので
あればよく、前述の如きフローテイングゲート型
のものに限らないことは勿論である。更に、メモ
リセルの形式も図示のものに限らずMIS型トラン
ジスタのゲートが有する浮遊容量に電荷を蓄積し
得る形式のダイナミツクメモリであればよい。
このように本発明による場合は書込み、読出し
が高速で行え、且つ書換回数に制約のない不揮発
性メモリが実現できる。
が高速で行え、且つ書換回数に制約のない不揮発
性メモリが実現できる。
また本発明回路においては不揮発性メモリトラ
ンジスタに記憶されている情報をそれ自体にて不
揮発化するので記憶内容を他素子に退避させるも
のに比して使用素子数が少なく、また回路構成が
簡潔であり、その分小型化が可能であり、また信
頼性が高い等、本発明は優れた効果を奏する。
ンジスタに記憶されている情報をそれ自体にて不
揮発化するので記憶内容を他素子に退避させるも
のに比して使用素子数が少なく、また回路構成が
簡潔であり、その分小型化が可能であり、また信
頼性が高い等、本発明は優れた効果を奏する。
図面は本発明に係る不揮発性メモリ回路の一部
を略示する回路図である。 Q1，Q2，Q3……MIS型トランジスタ、１１…
…書込みデイジツト線、１２……読出しデイジツ
ト線、１３……読出しワード線、１４……書込み
ワード線、１５……リフレツシユ回路。
を略示する回路図である。 Q1，Q2，Q3……MIS型トランジスタ、１１…
…書込みデイジツト線、１２……読出しデイジツ
ト線、１３……読出しワード線、１４……書込み
ワード線、１５……リフレツシユ回路。
Claims (1)
- １ そのゲートが有する浮遊容量に電荷を蓄積す
ることによつて記憶動作をするMIS型の不揮発性
メモリトランジスタと、該不揮発性メモリトラン
ジスタのゲートに選択的に電荷を与えるべく該ゲ
ートに接続された書込トランジスタとを具備し、
前記不揮発性メモリトランジスタのドレインに所
定電圧を印加してダイナミツクメモリ動作の結果
としての蓄積電荷の有無に応じてそのしきい値電
圧を変化させず又は変化させて、ダイナミツク動
作の結果を不揮発化すべくなしたことを特徴とす
る不揮発性メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11117078A JPS5538664A (en) | 1978-09-08 | 1978-09-08 | Nonvolatile memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11117078A JPS5538664A (en) | 1978-09-08 | 1978-09-08 | Nonvolatile memory circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5538664A JPS5538664A (en) | 1980-03-18 |
| JPS6223396B2 true JPS6223396B2 (ja) | 1987-05-22 |
Family
ID=14554246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11117078A Granted JPS5538664A (en) | 1978-09-08 | 1978-09-08 | Nonvolatile memory circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5538664A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS577162A (en) * | 1980-06-17 | 1982-01-14 | Toshiba Corp | Nonvolatile semiconductor memory and manufacture therefor |
| JPS62266793A (ja) * | 1986-05-13 | 1987-11-19 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JP2609332B2 (ja) * | 1989-10-19 | 1997-05-14 | シャープ株式会社 | 半導体記憶装置 |
| JPH07211084A (ja) * | 1994-01-18 | 1995-08-11 | Sunao Shibata | 半導体装置 |
| US8174881B2 (en) | 2009-11-24 | 2012-05-08 | Micron Technology, Inc. | Techniques for reducing disturbance in a semiconductor device |
| US8411524B2 (en) * | 2010-05-06 | 2013-04-02 | Micron Technology, Inc. | Techniques for refreshing a semiconductor memory device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5152248A (ja) * | 1974-09-03 | 1976-05-08 | Siemens Ag |
-
1978
- 1978-09-08 JP JP11117078A patent/JPS5538664A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5152248A (ja) * | 1974-09-03 | 1976-05-08 | Siemens Ag |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5538664A (en) | 1980-03-18 |
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