JPH01259628A - A/d converter - Google Patents
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- JPH01259628A JPH01259628A JP8714088A JP8714088A JPH01259628A JP H01259628 A JPH01259628 A JP H01259628A JP 8714088 A JP8714088 A JP 8714088A JP 8714088 A JP8714088 A JP 8714088A JP H01259628 A JPH01259628 A JP H01259628A
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- Analogue/Digital Conversion (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアナログ信号をディジタル信号に変換するＡ／
［）変換器に関するもので、特に集積化した高速度、高
精度のＡ／Ｄ変換器に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention is an A/C converting analog signal into a digital signal.
[) It relates to converters, particularly integrated high-speed, high-precision A/D converters.
並列型Ａ ／ Ｉ）変換器は、多数のコンパレータ（電
圧比較器）を用いて、アナログ入力電圧と多数の参照電
圧とを同時に比較し、入力端子がどの参照電圧に近いか
を判定して、その判定結果を２進符号にしてディジタル
出力とする変換器である。A parallel type A/I) converter uses a large number of comparators (voltage comparators) to simultaneously compare the analog input voltage and a large number of reference voltages, determine which reference voltage the input terminal is close to, and This is a converter that converts the determination result into a binary code and outputs it as a digital output.
この並列型Ａ／Ｄ変換器は、入力電圧を参照゛電圧と一
瞬の時刻で同時に比較するため、他の方式に比べて変換
速度が最も速い。This parallel type A/D converter simultaneously compares the input voltage with the reference voltage at a momentary time, so it has the fastest conversion speed compared to other methods.
従来の典型的な並列型Ａ／Ｄ変換器のブロック図を第７
図に示す。入力端子２より入力されたアナログ入力電圧
は、分圧抵抗３１〜３ｎで分圧された多数の参照電圧と
、多数の（分解能分の）コンパレータ１１〜１．１によ
り同時に比較され、つづくラッチ４及びエンコーダ５に
より２進符号に変換され出力される。ここで高精度の変
換結果を得るためには、複数のコンパレータのオフセッ
ト電圧のばらつきが充分小さいことが必要である。A block diagram of a typical conventional parallel A/D converter is shown in Figure 7.
As shown in the figure. The analog input voltage input from the input terminal 2 is simultaneously compared with a large number of reference voltages divided by the voltage dividing resistors 31 to 3n by a large number of comparators 11 to 1.1 (according to the resolution), and then the latch 4 Then, the encoder 5 converts it into a binary code and outputs it. Here, in order to obtain highly accurate conversion results, it is necessary that the variations in the offset voltages of the plurality of comparators be sufficiently small.
コンパレータのオフセット電圧Ｖ ｏ ｉ ｓとは、大
小判定のずれ電圧である。すなわち、オフ、セット電圧
が零の理想的なコンパレータは、入力端子Ｖ ｉ ｎと
参照電圧Ｖｒｏｊ が等しい時を境界として■ｌｎと■
「ｅｌの大小判定をおこなう。ところが実際には、Ｖ
ｒ ｎとＶｒｅｚが微小電圧■。□５だけずれた時を境
界として大小判定をするとき、このずれの電圧Ｖ ｏ
ｉ ｓをオフセット電圧という。The offset voltage V o i s of the comparator is a deviation voltage for magnitude determination. In other words, an ideal comparator with an off-set voltage of zero would have a boundary between ln and ■ when the input terminal V in and the reference voltage Vroj are equal.
``Judge the size of el.However, in reality, V
r n and Vrez are minute voltage ■. □When determining the magnitude using the time when there is a deviation of 5 as the boundary, the voltage of this deviation V o
i s is called an offset voltage.
従来の並列型Ａ／Ｄ変換器では、差動増幅器形のコンパ
レータが用いられていた。ところ力酊ＯＳトランジスタ
では、トランジスタペアのしきい電圧’ＶＬｈのペア性
が良くない為、しきい電圧の差ΔＶｔｈがオフセット電
圧となる問題点があった。A conventional parallel A/D converter uses a differential amplifier type comparator. However, in the case of an inactive OS transistor, since the threshold voltage 'VLh of the transistor pair does not have good pairability, there is a problem in that the difference ΔVth between the threshold voltages becomes an offset voltage.
このため高精度のＡ／Ｄ変換を実現することが難しかっ
た。For this reason, it has been difficult to realize highly accurate A/D conversion.
この問題をチョッパ形コンパレータの制御クロックを工
夫して解決したのが、特開昭５９−１．３３７２５号公
報に開示された電圧比較器である。この電圧比較器を用
いたＡ／Ｄ変換器を第８図に示す。The voltage comparator disclosed in Japanese Unexamined Patent Publication No. 1.33725/1983 solved this problem by devising a control clock for the chopper type comparator. FIG. 8 shows an A/D converter using this voltage comparator.
このコンパレータでは、スイッチ６とスイッチ７で入力
端子と参照電圧とを切り換えて、その電圧変化を増幅し
て比較を行なう。この時、スイッチ８，９および６をオ
ンしてリセツ１〜を行なう、いわゆるオートゼロ期間が
ある。このオードゼロ期間では、インバータのオフセラ
１〜電圧が股間結合容量Ｃに蓄積され記憶される。その
ため比１咬期ｕ■では、オフセット電圧が実効的に零と
なって、入力が比較される。したがってこの比較器を用
いることにより、高精度Ａ／１〕変換器が実現できろ。In this comparator, the input terminal and the reference voltage are switched by switches 6 and 7, and the voltage change is amplified and compared. At this time, there is a so-called auto-zero period in which switches 8, 9, and 6 are turned on to perform resets 1--. During this auto-zero period, the offset voltage of the inverter is accumulated and stored in the crotch coupling capacitor C. Therefore, at the ratio 1 occlusion u■, the offset voltage becomes effectively zero, and the inputs are compared. Therefore, by using this comparator, a highly accurate A/1 converter can be realized.
ところが上記従来技術によれば、オートゼロ期間を設け
ることが必須のため、変換速度を充分に上げられないと
いう問題点があった。オートゼロ期間では比較を行なえ
ないので、比較速度が半分に低下するからである。However, according to the above-mentioned conventional technology, since it is essential to provide an auto-zero period, there is a problem that the conversion speed cannot be sufficiently increased. This is because comparison cannot be performed during the auto-zero period, so the comparison speed is reduced by half.
本発明の目的は、オートゼロ期間を設けずに、オフセラ
１へ電圧のばらつきの影響を受けない、高精度・高速の
Ａ／Ｄ変換器を提供することにある。An object of the present invention is to provide a high-precision, high-speed A/D converter that does not provide an auto-zero period and is not affected by voltage variations in the off-celler 1.
上記目的は、コンパレータとして用いる差動増幅器に、
新しくオフセットを打消すための補正入力トランジスタ
ペアを設け、このトランジスタペアの入力端子（以下補
正入力端子と呼ぶ）に必要な大きさの電圧を印加するこ
とにより達成できる。The above purpose is to provide a differential amplifier used as a comparator with
This can be achieved by providing a new pair of correction input transistors for canceling the offset and applying a voltage of the required magnitude to the input terminals of this transistor pair (hereinafter referred to as correction input terminals).
補正に必要な電圧は、補正期間を設け、この期間の間レ
ニ、補正入力端子しこ、除々に変化する入力を与えるこ
とにより見い出すことができる。さらにこの補正に必要
な電圧は、補正入力端子に記憶容量を設けることにより
保持しておくことができる。The voltage required for correction can be found by providing a correction period and applying a gradually changing input to the correction input terminal during this period. Furthermore, the voltage necessary for this correction can be held by providing a storage capacity at the correction input terminal.
補正入力トランジスタペアは差動増幅器に並列に接続す
る。つまり、負荷抵抗（又はアクティブ負荷デバイス）
と差動入力トランジスタペアで構成される差動増幅器に
、差動入力トランジスタペアと並列に補正入力トランジ
スタペアを接続する。The correction input transistor pair is connected in parallel to the differential amplifier. i.e. load resistor (or active load device)
A correction input transistor pair is connected in parallel with the differential input transistor pair to a differential amplifier composed of a differential input transistor pair and a differential input transistor pair.
こうすると負荷抵抗には、差動人力トランジスタペアに
流れる電流と、補正入力トランジスタペアに流れる電流
の和電流が流れる。したがって、差動入力トランジスタ
ペアまたは負荷抵抗の値にアンバランスがあって、差動
入力に印加される２つの電圧（入力電圧Ｖ ｉ ｎと参
照電圧Ｖｒｅｚ）が等しい時に、２つの出力電圧が等し
くない場合、すなわちオフセット電圧が零でない場合に
も、補正入力トランジスタペアに流れる電流の値を調整
することにより、２つの出力電圧を等しくすることがで
きる。すなわちオフセット電圧を零とすることができる
。In this case, the sum of the current flowing through the differential input transistor pair and the current flowing through the correction input transistor pair flows through the load resistor. Therefore, when the values of the differential input transistor pair or the load resistance are unbalanced and the two voltages applied to the differential inputs (input voltage V in and reference voltage Vrez) are equal, the two output voltages are equal. Even if the offset voltage is not zero, that is, the offset voltage is not zero, the two output voltages can be made equal by adjusting the value of the current flowing through the correction input transistor pair. In other words, the offset voltage can be made zero.
補正入力トランジスタペアに流れる電流は、補正入力端
子に印加する電圧を変えることにより調整できる。補正
に必要な電圧を見い出すには、差動入力トランジスタペ
アの２つの入力端子に同じ電圧を印加しておき補正入力
端子の２つの入力の一方に、時間的に変化しない一定電
圧を印加し、他方には一定電圧を含む範囲で時間に比例
して増加（又は減少）する電圧を印加し、２つの出力電
圧が等しくなった時に増加（又は減少）を止める方法に
より見い出すことができる。The current flowing through the correction input transistor pair can be adjusted by changing the voltage applied to the correction input terminal. To find the voltage required for correction, apply the same voltage to the two input terminals of the differential input transistor pair, and then apply a constant voltage that does not change over time to one of the two input terminals of the correction input terminal. On the other hand, it can be found by applying a voltage that increases (or decreases) in proportion to time within a range that includes a constant voltage, and stops increasing (or decreasing) when the two output voltages become equal.
この補正に必要な電圧は、補正入力端子に記憶容量を設
けることにより保持しておくことができる。The voltage necessary for this correction can be held by providing a storage capacity at the correction input terminal.
以下、本発明の一実施例を第１図、第２図、第３図及び
第４図により説明する。Hereinafter, one embodiment of the present invention will be described with reference to FIGS. 1, 2, 3, and 4.
第１図は本発明のＡ／Ｄ変換器の全体回路構成を示す図
である。第１図においてコンパレータ１゜入力端子２２
分圧抵抗３．ラッチ４．エンコーダ５の働きと構成は従
来の典型的な並列型Ａ／Ｄ変換器と同じである。本発明
では、各コンパレータ１１〜１ｎに、コンパレータのオ
フセットを補正するための、補正入力トランジスタペア
１０１〜１０ｎを並列に接続する。さらに補正入力端子
に、補正すべき電圧を保持するための補正入力制御回路
１１１〜１１１．が接続されている。２つの補正入力端
子の一方には第１の補正電圧発生回路１２が、他方の入
力には第２の補正電圧発生回路１３が接続されている。FIG. 1 is a diagram showing the overall circuit configuration of an A/D converter according to the present invention. In Fig. 1, comparator 1° input terminal 22
Voltage dividing resistor 3. Latch 4. The function and configuration of the encoder 5 are the same as a typical conventional parallel A/D converter. In the present invention, correction input transistor pairs 101-10n are connected in parallel to each comparator 11-1n for correcting the offset of the comparator. Furthermore, correction input control circuits 111 to 111 . for holding voltages to be corrected at correction input terminals. is connected. A first correction voltage generation circuit 12 is connected to one of the two correction input terminals, and a second correction voltage generation circuit 13 is connected to the other input.
つぎに第２図を用いて各コンパレータと補正入力トラン
ジスタペアの接続について説明する。第２図中１ａ、ｌ
ｂはコンパレータの本来の差動入力トランジスタペア、
１０ａ、１０ｂは補正入力トランジスタペアである。そ
れぞれのソースは接続され、さらに定電流源１１、およ
び１０ｉが接続される。補正入力トランジスタペアの入
力端子（補正入力端子）には電圧記憶用の容量１０ｃ及
び１０ｄが接続される。補正入力制御回路に属するスイ
ッチｌｌａ、ｌｌｂ、ｌｌｃ、ｌｉｄはつぎの動作説明
に示すように制御されるスイッチである。Next, the connection between each comparator and the correction input transistor pair will be explained using FIG. 1a, l in Figure 2
b is the original differential input transistor pair of the comparator,
10a and 10b are a correction input transistor pair. The respective sources are connected, and further connected to constant current sources 11 and 10i. Capacitors 10c and 10d for voltage storage are connected to the input terminals (correction input terminals) of the correction input transistor pair. The switches lla, llb, llc, and lid belonging to the correction input control circuit are switches controlled as shown in the following operation description.
このコンパレータには、補正期間（補正モード）と、動
作期間（動作モード）との２つの期間（モード）を設け
る。補正期間では各コンパレータのオフセットが補正さ
れ、一方、動作期間ではオフセットが補正されたコンパ
レータが、比較動作をおこなう。This comparator is provided with two periods (modes): a correction period (correction mode) and an operation period (operation mode). In the correction period, the offset of each comparator is corrected, while in the operation period, the comparators whose offsets have been corrected perform a comparison operation.
補正期間の動作はつぎのようになる。補正期間の間では
、スイッチｌｌａがオフされ、スイッチ１１ｂがオンさ
れて、入力端子１ｆから入る参照電圧が差動入力トラン
ジスタペアｌａ、ｌｂのゲートに印加される。この２つ
のトランジスタの特性および負荷抵抗１ｃ、ｌｄの抵抗
値が揃っていれば、出力端子１ｇ、ｌｈの出力電圧は等
しい。The operation during the correction period is as follows. During the correction period, the switch lla is turned off, the switch 11b is turned on, and the reference voltage input from the input terminal 1f is applied to the gates of the differential input transistor pair la, lb. If the characteristics of these two transistors and the resistance values of the load resistors 1c and ld are the same, the output voltages of the output terminals 1g and lh are equal.
ところが特性が異なっていると出力電圧が異なり。However, if the characteristics are different, the output voltage will be different.
オフセット電圧になる。そこで補正入力トランジスタペ
ア１０ａ、１０ｂのゲートに、わずかに異なるゲート電
圧を印加する。負荷抵抗には、本来の差動入力トランジ
スタからの電流と、補正入力トランジスタからの電流と
が加算されて流れるので、補正入力トランジスタに本来
の入力トランジスタの電流のアンバランスを補正するだ
けの電流差を発生させれば、実効的にオフセット電圧が
零となる。Becomes an offset voltage. Therefore, slightly different gate voltages are applied to the gates of the correction input transistor pair 10a, 10b. Since the current from the original differential input transistor and the current from the correction input transistor are added together and flow through the load resistance, the correction input transistor has a current difference sufficient to correct the current imbalance of the original input transistor. If the offset voltage is generated, the offset voltage effectively becomes zero.
アンバランスを補正するに必要な電圧差は、補正入力の
一方の電圧を固定し、他方をスイープすることにより見
い出すことができる。第３図はこの電圧差を見い出すと
きの信号波形及び動作タイミングを示す図である。波形
ａは補正電圧発生回路１３で発生させる時間とともに変
化する電圧波形（ランプ波形）である。波形すは補正回
路及びラッチ回路で用いられるシステムクロックφであ
る。波形Ｃは補正期間におけるラッチ４（第１図参照）
の出カイａ号波形であり、この信号は第１図に示される
ように補正入力制御回路１１にフィードバックされる。The voltage difference required to correct the imbalance can be found by fixing the voltage on one of the correction inputs and sweeping the other. FIG. 3 is a diagram showing the signal waveform and operation timing when finding this voltage difference. Waveform a is a voltage waveform (ramp waveform) that is generated by the correction voltage generation circuit 13 and changes over time. The waveform is the system clock φ used in the correction circuit and latch circuit. Waveform C is latch 4 during the correction period (see Figure 1)
This signal is fed back to the correction input control circuit 11 as shown in FIG.
補正入力制御回路１１は、ラッチ４の出力信号（波形Ｃ
）とシステムクロックφとの論理積信号である波形ｄを
作る。この論理積信号ｄは第２図におけるスイッチｌｉ
ｅ、ｌｉｄに接続され、そのハイレベルでスイッチがオ
ン、ローレベルでオフとなるようにスイッチを制御する
。波形ｅはランプ波形ａが印加される端子、たとえばそ
れを１０ｆとすると１０ｆ側の補正人力トランジスタ１
０ｂのゲート電圧波形である。波形ｆは、一定電圧が印
加される端子１０ｅ側の補正入力トランジスタ１０ａの
ゲート電圧波形である。The correction input control circuit 11 receives the output signal of the latch 4 (waveform C
) and the system clock φ. This AND signal d is applied to the switch li in FIG.
e, lid, and controls the switch so that its high level turns the switch on and its low level turns it off. The waveform e is the terminal to which the ramp waveform a is applied, for example, if it is 10f, the correction human power transistor 1 on the 10f side
0b is the gate voltage waveform. The waveform f is the gate voltage waveform of the correction input transistor 10a on the terminal 10e side to which a constant voltage is applied.
補正期間では前に説明したように、差動入力トランジス
タペアｌａ、ｌｂのゲート電圧は等しくなっている。端
子１０ｅには一定電圧、端子１０ｆには、端子１°Ｏｅ
の一定電圧よりも低い電圧から始まり、高い電圧で終わ
るランプ波形ａが印加される。補正期間の始まりでは、
端子１． Ｏｆの電圧が端子１０ｅの電圧よりも低いの
で、端子１ｈの出力電圧は端子１ｇの出力電圧よりも高
い、この差電圧は第１図に示す２段目３段目の増幅器で
増幅され、ラッチ４にセッチされる。端子１０ｆの電圧
が除々に上昇すると端子１ｈの出力電圧が除除に低くな
り、あるところで端子１ｇの出力電圧よりも低くなる。During the correction period, as described above, the gate voltages of the differential input transistor pair la and lb are equal. A constant voltage is applied to the terminal 10e, and a terminal 1°Oe is applied to the terminal 10f.
A ramp waveform a is applied that starts at a voltage lower than the constant voltage of and ends at a higher voltage. At the beginning of the correction period,
Terminal 1. Since the voltage of Of is lower than the voltage of terminal 10e, the output voltage of terminal 1h is higher than the output voltage of terminal 1g. This voltage difference is amplified by the second and third stage amplifiers shown in FIG. Set to 4. When the voltage at the terminal 10f gradually increases, the output voltage at the terminal 1h gradually decreases, and at a certain point becomes lower than the output voltage at the terminal 1g.
したがってラッチ４の出力信号は、波形Ｃに示すように
、ハイからローに変化する。この信号とクロックφとの
論理和信号である波形ｄはこの時点でローレベルになる
。したがってオンオフがくり返されていたスイッチ１１
ｃ。Therefore, the output signal of latch 4 changes from high to low as shown in waveform C. Waveform d, which is an OR signal of this signal and clock φ, becomes low level at this point. Therefore, the switch 11 was repeatedly turned on and off.
c.
ｌｉｄは、この時点からオフしたままとなる。そのため
トランジスタ１０ｂのゲート電圧は、波形ｅに示すよう
に、この時点から上昇を止め一定電圧を保つ。The lid remains off from this point on. Therefore, the gate voltage of the transistor 10b stops increasing from this point on and maintains a constant voltage, as shown by waveform e.
このようにして見い出されるゲート電圧は、コンパレー
タの差動入力に印加される２つの電圧が等しい時に、２
つの出力電圧を等しくする電圧である。すなねちこの電
圧がオフセット電圧を零とする補正に必要な電圧である
。第１図中１１〜１１＋の各コンパレータ毎に補正に必
要な電圧は異なるが、ランプ波形の一回のスイープによ
り、同時に、各コンパレータ毎に補正に必要な電圧を求
めることができる。The gate voltage thus found is 2 when the two voltages applied to the differential inputs of the comparator are equal.
This is the voltage that makes the two output voltages equal. This voltage is the voltage necessary for correction to make the offset voltage zero. Although the voltage required for correction is different for each of the comparators 11 to 11+ in FIG. 1, by sweeping the ramp waveform once, the voltage necessary for correction can be obtained for each comparator at the same time.
この補正に必要な電圧は、補正入力端子に付加されてい
る記憶用容量で保持しておくことができる。しかしリー
クがあるため、あまり長時間保持しておくことはできな
い。そこで周期的に補正期間を設け、その値をリフレッ
シュしてやる必要がある。そのタイミングとしては、ビ
デオ信号用Ａ／Ｄ変換器の場合、水平同期信号の間を使
用することができる。第４図に示すように６３．５μｓ
ｅｃの周期のうち約５μｓｅｃ程度が水平同期信号なの
で、この間を補正期間として補正に必要な電圧を求めて
記憶用容量で保持してやる。補正期間以外の比較期間で
は、この保持された補正電圧により、コンパレータは実
効的なオフセット電圧が零として動作する。なおこのサ
ンプルホールド回路で保持している電圧は、チップ内の
他のクロックとの容量結合により影響を受けないように
、絶縁）膜上の導電性膜を一定電位に固定することによ
りシールドすることが望ましい。The voltage necessary for this correction can be held in a storage capacitor added to the correction input terminal. However, due to leaks, it cannot be held for very long. Therefore, it is necessary to periodically provide a correction period and refresh the value. In the case of a video signal A/D converter, the timing can be between horizontal synchronization signals. 63.5 μs as shown in Figure 4
Since about 5 μsec of the period of ec is a horizontal synchronizing signal, this period is used as a correction period, and the voltage necessary for correction is determined and held in a storage capacitor. During the comparison period other than the correction period, the comparator operates as if the effective offset voltage is zero due to the held correction voltage. Note that the voltage held in this sample and hold circuit must be shielded by fixing the conductive film on the insulating film to a constant potential so that it is not affected by capacitive coupling with other clocks in the chip. is desirable.
第５図は本発明の別の実施例である。この実施例におい
ては、差動増幅器はカレントミラー回路によるアクティ
ブロードを用いた差動増幅回路である。第２図の実施例
では、負荷抵抗を用いた差動増幅回路を例として用いた
が、第２図の実施例においてもアクティブロードを用い
た差動増幅回路を用いて、前の説明と同様にオフセット
を低減することができる。FIG. 5 shows another embodiment of the invention. In this embodiment, the differential amplifier is a differential amplifier circuit using an active load based on a current mirror circuit. In the embodiment shown in Fig. 2, a differential amplifier circuit using a load resistor is used as an example, but in the embodiment shown in Fig. 2, a differential amplifier circuit using an active load is also used. offset can be reduced.
本実施例は補正入力トランジスタペアのトランジスタの
極性を変更した例である。すなわち、補正トランジスタ
をｐＭＯ８としている。この場合、定電流源はグランド
でなく、電源電圧ｖＤＤから接続することになるが、そ
の他の回路接続と動作原理は前の例と全く同様である。This embodiment is an example in which the polarity of the transistors of the correction input transistor pair is changed. That is, the correction transistor is pMO8. In this case, the constant current source is connected from the power supply voltage vDD instead of the ground, but the other circuit connections and operating principles are exactly the same as in the previous example.
第６図はオフセット補正の他の実施例である。FIG. 6 shows another embodiment of offset correction.
この場合、定電流源を一つとして、回路の簡単化を計っ
ている。In this case, a single constant current source is used to simplify the circuit.
なおビデオ用のＡ／Ｄ変換器でなければ、補正期間を設
ける同期信号はないので、電源投入時などの適当な時間
に補正期間を設けてやればよい。Note that unless the device is an A/D converter for video, there is no synchronization signal for providing a correction period, so the correction period may be provided at an appropriate time such as when the power is turned on.
本発明によれば、各コンパレータのオフセット電圧が必
要な大きさ以下に低減できるので、高精度Ａ／Ｄ変換が
実現できる。According to the present invention, since the offset voltage of each comparator can be reduced to a required level or less, highly accurate A/D conversion can be realized.
第１図は本発明の一実施例の全体回路もカ成を示す回路
図、第２図は第１図の一部回路を詳細に示す回路図、第
３図は第１図の動作タイミングを示回路図である。
１・・・コンパレータ、２・・・信号入力端子、３・・
・直列分圧抵抗、４・・・ラッチ、５・・・エンコーダ
、１０・・・補正人力、１１・・・補正入力制御回路、
１２．１３゛・・補正電圧発生回路、ｌａ、ｌｂ・・・
（コンパレータ）入力トランジスタ、１．ｏａ、１０ｂ
・・・補正人〕・
ρ；
第２図
％ｖ
ｏｆ
窩 ３ 図
千 −−−ｒ−−ｔ−１Ｊ−一一一一一一一一一一一
一一第４図
茅 ５ 図
７０Ｆ
■ に 図
％９
第７図
２４畠号入ｊ文酷チ
、３ ｆ［グリ４ト圧＃Ｊ’Ｌ
４ ラッチ
５ 工ふコータ゛
￥ＪＢ図
１ コ〕ハ＃Ｌ−７６人号又イゾナ
２ イ會号入第４１ト ７ 人カズイプナ３ 直
列分圧１戊朽し ３ リセ、７トヌイヅヂ４ ラ、
７＋ ９ リヤ１．トス４ツナ５ エシコ
ー７FIG. 1 is a circuit diagram showing the overall circuit structure of an embodiment of the present invention, FIG. 2 is a circuit diagram showing a part of the circuit in FIG. 1 in detail, and FIG. 3 is a circuit diagram showing the operation timing of FIG. 1. FIG. 1... Comparator, 2... Signal input terminal, 3...
・Series voltage dividing resistor, 4...Latch, 5...Encoder, 10...Correction manual power, 11...Correction input control circuit,
12.13゛...Correction voltage generation circuit, la, lb...
(Comparator) input transistor, 1. oa, 10b
...corrector]・ρ; Figure 2 %v of fossa 3 Figure 1000 ---r--t-1J-11111111111 Figure 4 Chi 5 Figure 70F ■ Fig. %9 Fig. 7 Fig. 24 Hatake No. J Bunkuchi, 3 f No. 41 with meeting number 7 people Kazuipuna 3 series partial pressure 1 decay 3 Lyse, 7 Tonuizuji 4 La,
7+ 9 rear 1. Toss 4 Tuna 5 Eshiko 7
Claims (1)
ダとから成る並列型又は直並列型Ａ／Ｄ変換器において
、上記コンパレータのそれぞれに補正入力端子を設けた
ことを特徴とするＡ／Ｄ変換器。 ２、請求項１記載のＡ／Ｄ変換器において、前記コンパ
レータとして差動増幅器を用い、この差動増幅器の差動
入力トランジスタペアに並列に、補正入力トランジスタ
ペアを接続したことを特徴とするＡ／Ｄ変換器。 ３、請求項１記載のＡ／Ｄ変換器において、前記補正入
力端子にサンプルホールド回路を設けたことを特徴とす
るＡ／Ｄ変換器。 ４、請求項３記載のＡ／Ｄ変換器において、前記コンパ
レータの２つの補正入力のうち、一方の補正入力の前記
サンプルホールド回路は各コンパレータとも第１の補正
電圧発生回に接続され、他方の補正入力の前記サンプル
ホールド回路は各コンパレータとも第２の補正電圧発生
回路に接続されていることを特徴とするＡ／Ｄ変換器。 ５、請求項４記載のＡ／Ｄ変換器において、前記補正電
圧発生回路は、一方が設定電圧を発生する回路であり、
また他方はランプ電圧またはスイープ電圧を発生する回
路であることを特徴とするＡ／Ｄ変換器。 ６、請求項５記載のＡ／Ｄ変換器において、ビデオ信号
の周期信号を抽出する回路をＡ／Ｄ変換器内に持ち、そ
の抽出信号によつてスイープが開始されるランプ電圧発
生回路をもつことを特徴とするＡ／Ｄ変換器。 ７、請求項４記載のＡ／Ｄ変換器において、前記サンプ
ルホールド回路の制御は、前記コンパレータ自身の出力
信号によつてなされることを特徴とするＡ／Ｄ変換器。 ８、請求項７記載のＡ／Ｄ変換器において、前記コンパ
レータの出力信号とクロック信号との論理積信号によつ
て、前記サンプルホールド回路の入力スイッチが開閉さ
れることを特徴とするＡ／Ｄ変換器。 ９、請求項８記載のＡ／Ｄ変換器において、前記コンパ
レータの出力信号はラッチ回路によりラッチされた信号
であり、ラッチのタイミングは、前記サンプルホールド
回路の入力スイッチがオフとなつた後のコンパレータ出
力をラッチするようタイミングを設定したことを特徴と
するＡ／Ｄ変換器。 １０、請求項３記載のサンプルホールド回路は、容量と
ＭＯＳスイッチから成ることを特徴とするＡ／Ｄ変換器
。 １１、請求項３記載のサンプルホールド回路は、絶縁膜
を介して上からかぶせた導伝性膜を一定電位に固定しシ
ールドしたことを特徴とするＡ／Ｄ変換器。 １２、請求項６記載のＡ／Ｄ変換器であつて、同期信号
の期間中の自己校正（自動オフセット補正）を行なうこ
とを特徴とするＡ／Ｄ変換器。[Claims] 1. A parallel type or series-parallel type A/D converter comprising a large number of comparators, a reference voltage generation circuit, and an encoder, characterized in that each of the comparators is provided with a correction input terminal. A/D converter. 2. The A/D converter according to claim 1, wherein a differential amplifier is used as the comparator, and a correction input transistor pair is connected in parallel to the differential input transistor pair of the differential amplifier. /D converter. 3. The A/D converter according to claim 1, further comprising a sample hold circuit provided at the correction input terminal. 4. In the A/D converter according to claim 3, of the two correction inputs of the comparator, the sample hold circuit of one correction input is connected to the first correction voltage generation time of each comparator, and An A/D converter characterized in that each of the sample and hold circuits for correction input is connected to a second correction voltage generation circuit. 5. The A/D converter according to claim 4, wherein one of the correction voltage generation circuits is a circuit that generates a set voltage,
The other A/D converter is a circuit that generates a ramp voltage or a sweep voltage. 6. The A/D converter according to claim 5, wherein the A/D converter includes a circuit for extracting a periodic signal of the video signal, and a ramp voltage generation circuit whose sweep is started by the extracted signal. An A/D converter characterized by: 7. The A/D converter according to claim 4, wherein said sample and hold circuit is controlled by an output signal of said comparator itself. 8. The A/D converter according to claim 7, wherein the input switch of the sample and hold circuit is opened and closed by an AND signal of the output signal of the comparator and the clock signal. converter. 9. The A/D converter according to claim 8, wherein the output signal of the comparator is a signal latched by a latch circuit, and the latch timing is determined by the comparator output signal after the input switch of the sample and hold circuit is turned off. An A/D converter characterized in that timing is set to latch the output. 10. An A/D converter, wherein the sample and hold circuit according to claim 3 comprises a capacitor and a MOS switch. 11. The sample hold circuit according to claim 3 is an A/D converter, characterized in that a conductive film covered from above via an insulating film is fixed at a constant potential and shielded. 12. The A/D converter according to claim 6, wherein the A/D converter performs self-calibration (automatic offset correction) during a synchronization signal period.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8714088A JPH01259628A (en) | 1988-04-11 | 1988-04-11 | A/d converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8714088A JPH01259628A (en) | 1988-04-11 | 1988-04-11 | A/d converter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01259628A true JPH01259628A (en) | 1989-10-17 |
Family
ID=13906664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8714088A Pending JPH01259628A (en) | 1988-04-11 | 1988-04-11 | A/d converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01259628A (en) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04261223A (en) * | 1990-01-31 | 1992-09-17 | Internatl Business Mach Corp <Ibm> | Analog-to-digital converter minimizing quasi-stable state |
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-
1988
- 1988-04-11 JP JP8714088A patent/JPH01259628A/en active Pending
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