JPS62230119A - Digital-analog converting method - Google Patents
Digital-analog converting methodInfo
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- JPS62230119A JPS62230119A JP4355586A JP4355586A JPS62230119A JP S62230119 A JPS62230119 A JP S62230119A JP 4355586 A JP4355586 A JP 4355586A JP 4355586 A JP4355586 A JP 4355586A JP S62230119 A JPS62230119 A JP S62230119A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、オーディオ信号等のアナログ信号に対応する
ディジタル情報信号を、ディザ（ｄｉ ｔｈｅｒ）の加
算、又はティザの加算と減３１１’に伴なってアナログ
信号に変換するためのディジタル−アナログＣＤ／Ａ
）変換方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention provides a method for processing a digital information signal corresponding to an analog signal such as an audio signal by adding a dither or adding and subtracting a teaser 311'. Digital-to-analog CD/A for converting into analog signal
) Concerning the conversion method.
オーディオ信号のＰＣＭ記録及び再生において、量子化
雑音（ｆｔ子化出力と入力標本値との差）が問題になる
。特に入力信号レベルが低く量子化ス、２−ツブ数が少
ない場合には、量子化雑音は入力と強い相関を有し、雑
音というよりも入力信号の一種の歪（高次高調波）とな
る。また、例え入力信号レベルが高くとも、極〈ゆつく
シ変化する信号に対しては、振子化ステップが変化する
毎に不快な雑音が発生する。上述の如き問題を解決する
ために、Ａ／Ｄ変換時に、ディザと呼ばｆＬる白色性雑
音をアナログ入力信号に加えてディジタル信号に変換す
ること、又はディザなアナログ入力信号に加算し、ディ
ジタル信号に変換した後に、ここからディザに対応する
ディジタルディザ信号を減算すること、又はＤ／Ａ変換
時において、ディジタル信号和ディジタルディザ信号を
加算してＤ／Ａ変換すること、又はこのＤ／Ａ変換後に
ディジタルディザ信号に対応するアナログディザ信号ｋ
Ｄ／Ａｆ換出力から減算することは既に知らｎている。In PCM recording and reproduction of audio signals, quantization noise (the difference between the ft child output and the input sample value) becomes a problem. Especially when the input signal level is low and the number of quantization blocks is small, quantization noise has a strong correlation with the input and becomes a type of distortion (higher harmonics) of the input signal rather than noise. . Furthermore, even if the input signal level is high, unpleasant noise will occur every time the pendulumization step changes for a signal that changes very slowly. In order to solve the above problems, during A/D conversion, it is possible to add white noise called dither to the analog input signal and convert it into a digital signal, or to add it to the dithered analog input signal and convert it into a digital signal. After converting to , subtracting the digital dither signal corresponding to the dither from this, or adding the digital signal sum digital dither signal during D/A conversion and performing D/A conversion, or this D/A conversion An analog dither signal k that later corresponds to a digital dither signal
We already know how to subtract from the D/Af converted output.
ところで、ディジタル情報信号（データ〕にディジタル
ディザを加算すると、この加算値がＤ／Ａ変換器の許容
入力最大レベルよりも大きくなる可能性が有る。データ
＋ディザ信号の最大桁に適合する加算器及びＤ／Ａｆ換
器を用意す１ば、問題が生じないが、加算器及びＡ／Ｄ
変換器のコストが高くなる。−万、加算器及びＤ／Ａ変
換器の入力ビツト数（入力最大桁）を一定値（例えば１
６ビツト）ＩＣ制限すｎば、データのレベルをディザ加
算時に加算器がオーバーフローしない範囲に制限しなけ
ｒＬばならず、必然的ＫＤ／Ａ変換のダイナミックレン
ジが狭くなる。By the way, when digital dither is added to a digital information signal (data), there is a possibility that this added value becomes larger than the maximum allowable input level of the D/A converter. If you prepare an adder and a D/Af converter, no problem will occur.
The cost of the converter is high. - 10,000, set the number of input bits (maximum input digit) of the adder and D/A converter to a constant value (for example, 1
If the 6-bit) IC is limited, the data level must be limited to a range in which the adder does not overflow during dither addition, which inevitably narrows the dynamic range of KD/A conversion.
上述の如き問題を解決するために、本件出願人は、特願
昭６０−１５０５６６号で入力データのレベルが高い時
忙ディザの加算を停止する方法を提案した。この方法に
よｎば、データとディザとの加算値が所定ビット数以上
になることが阻止さｎる。しかし、阻止している期間忙
ディザ加算及び減算の効果を優ることができない。In order to solve the above-mentioned problems, the applicant proposed in Japanese Patent Application No. 60-150566 a method of stopping the addition of busy dither when the level of input data is high. This method prevents the sum of data and dither from exceeding a predetermined number of bits. However, the effect of dithered addition and subtraction cannot be surpassed during the blocking period.
そこで、本発明の目的は、ディジタル情報信号のレベル
が高い時にもディザ加算及び減算の効果ケ得ることがで
きるディジタル−アナログ変換方法を提供することにあ
る。SUMMARY OF THE INVENTION An object of the present invention is to provide a digital-to-analog conversion method that can obtain the effects of dither addition and subtraction even when the level of a digital information signal is high.
上記問題点を解決し、上記目的を達成するための本発明
のディジタル−アナログ変換方法は、Ｎビット（但しへ
は３以上の整数）のディジタル情報佃号七入力させるこ
と、Ｍビット（但しＭはＮ〉Ｍ≧２Ｙ満足する整数）の
実質的にランダムなディジタル信号から成るディジタル
ディザを発生させること、前記ディジタル情報信号と前
記ディジタルディザとの加１４値がへビラトラ越える可
能性の有無を判定すること、前記判定によってＮビット
を越える可能性が無いことが判明したときには前記ディ
ジタルディザのレベルを制限しないが、前記判定によっ
てＮビラトラ越える可能性が有ることが判明したときＫ
は前記ディジタルティザのレベルがＮビットを越えない
範囲まで前記ディジタルティザのレベル’ｔ’ Ｉｌｌ
＠すること、前記越える可能性が無いことが判明した
時には前記ディジタル情報信号に前記制限されないディ
ジタルディザを加算し、前記越える可能性が有ることが
判明した・時には前記ディジタル情報信号に前記制限さ
ｒしたディジタルディザを加算すること、前記ディジタ
ル情報信号と前記制限されない又は制限されたディジタ
ルディザとの加算信号をアナログ信号に変換すると共和
、前記制限されない又は制限さｆしたディジタルディザ
をアナログディザに変換すること、前記アナログの加算
信号から前記アナログディザを減算することを含むもの
である。The digital-to-analog conversion method of the present invention for solving the above problems and achieving the above objects includes inputting digital information of N bits (an integer of 3 or more), M bits (however, M is an integer that satisfies N>M≧2Y); and determining whether there is a possibility that the sum of the digital information signal and the digital dither exceeds Hebiratra. When it is determined by the above judgment that there is no possibility of exceeding N bits, the level of the digital dither is not limited, but when it is found by the judgment that there is a possibility of exceeding N bits, the level of K
is the level 't' of the digital teaser until the level of the digital teaser does not exceed N bits.
When it is found that there is no possibility of exceeding the limit, the unrestricted digital dither is added to the digital information signal, and it is determined that there is a possibility of exceeding the limit. converting the summed signal of the digital information signal and the unrestricted or restricted digital dither into an analog signal; converting the unrestricted or restricted digital dither into an analog dither; and subtracting the analog dither from the analog sum signal.
上記発明では、ディジタル情報信号のレベルが高い時に
は、レベル制限されたディザが加算される。このため、
ディザを加算しても、加算値が所足ビット数（Ｎビット
）即ち所定桁以上にならない。ディジタル情報信号はレ
ベル制限されないので、Ｄ／Ａｆ換のダイナミックレン
ジを大きく保つことができる。またディザ加算及び減算
の効果を入力ディジタル情報信号の広いレベル範囲にお
いて得ることが可能になる。In the above invention, when the level of the digital information signal is high, level-limited dither is added. For this reason,
Even if dither is added, the added value does not exceed the required number of bits (N bits), that is, a predetermined digit. Since the digital information signal is not limited in level, a large dynamic range of D/Af conversion can be maintained. Furthermore, it becomes possible to obtain the effects of dither addition and subtraction over a wide level range of the input digital information signal.
〔第１の実施例〕 次に１本発明の第１の実施例を説明する。[First example] Next, a first embodiment of the present invention will be described.
［Ｄ／Ａ変換装置全体の説明］
第１図に示す第１の実施例に係わるディジタル化さｆし
たオーディオ信号をアナログ信号に変換する装置は、！
ワード１６ビツトのオフセット・バイナリ・コード（ｏ
ｆｆｓｅｔ ｂｉｎａｒｙ ｃｏｄｅ ）の構成のディ
ジタル悄＠信号（以下単にデータと呼ぶ）を並列形式で
入力させるための入力回路（Ｉｎ有し、こｒＬがディジ
タル加算器（２）に接続されている。この入力回路（１
３からは、例えば、８８．２ ｋＨｚのサンプリング繰
返し周波数でデータが入力する。[Description of the entire D/A conversion device] The device for converting a digitized audio signal into an analog signal according to the first embodiment shown in FIG.
Word 16-bit offset binary code (o
It has an input circuit (In) for inputting a digital signal (hereinafter simply referred to as data) in a parallel format configured as ffset binary code, and its rL is connected to the digital adder (2). Circuit (1
3, data is input at a sampling repetition frequency of 88.2 kHz, for example.
（３）はディジタルディザ発生器であり、実質的にラン
ダムに１２ビツトの２進ディジタル信号をデータと同一
の８８．２・ｋＨｚのサンプリング周波数で発生する回
路である。このディザ発生器（３）は、Ｍ系列（Ｍａｘ
ｉｍａｌ −ｌｅｎｇｔｈ Ｐｕ１ｓｃ ５ｅｑｕｅ
ｎｃｅｓ ）擬似ランダムパルス発生回路から成り、ア
ナログの白色性雑音をディジタル信号に変換したものと
実質的に同じであり、データ忙同期して送出さｆＬる。(3) is a digital dither generator, which is a circuit that substantially randomly generates a 12-bit binary digital signal at the same sampling frequency as the data, 88.2.kHz. This dither generator (3) has an M sequence (Max
imal -length Pu1sc 5eque
nces) consists of a pseudo-random pulse generation circuit, which is substantially the same as analog white noise converted into a digital signal, and is sent out in synchronization with the data flow fL.
ディザ発生器（３１の出力段に接続されたディザレベル
制限ゲート回路（４）は、本発明に従ってデータのレベ
ルが高い時にディザのレベル娶制限するものでめる◎
１６ビツトのデータ入力回路（１３に接続されたオーバ
ーフローレベル判定回路（５）は、１６ビツトのデータ
と１２ビツトのディザとの加算値がＮビット（１６ビツ
））即ちＮ桁を越える可能性の有無を判定し、良にディ
ザのレベルをどこまで下げｒｔば加３Ｉ！値がＮビット
を越えなくなるかを判定し、この判定結果でディザレベ
ル制限ゲート回路（４）を制御する回路である。The dither level limiting gate circuit (4) connected to the output stage of the dither generator (31) is configured to limit the dither level when the data level is high according to the present invention. An overflow level determination circuit (5) connected to the 16-bit data and 12-bit dither determines whether there is a possibility that the sum of the 16-bit data and the 12-bit dither exceeds N bits (16 bits), that is, N digits, and determines whether the dither is properly This circuit determines to what extent the level of rt must be lowered so that the value of +3I! does not exceed N bits, and controls the dither level limiting gate circuit (4) based on the result of this determination.
１６ビツトデータ入力回路（１１とディザレベル制限ゲ
ート回路（４）とく接続された加算器（２）は、並列入
力ちれる１６ビツトのデータＸと並列入力される１２ビ
ツトのディザＹとをビット単位で加算し、Ｘ＋Ｙの１６
ビツトの加算信号を出力するものである。The adder (2) connected to the 16-bit data input circuit (11) and the dither level limiting gate circuit (4) converts the 16-bit data X input in parallel and the 12-bit dither Y input in parallel in bit units. Add it up and get 16 of X+Y
It outputs a bit addition signal.
加算器（２）とティザレベル制限ゲート回路（４）とに
接続された多重化回路（６）はマルチブレフサ（ｍｕｌ
ｔｉｐｌｅｘｅｒ ）から成り、１６ビツトの加算器（
２）から得られるデータ＋ディザ信号（Ｘ＋Ｙ ）とゲ
ート回路（４）から得られるディザ（Ｙ）とを時分割多
重配置するものである。なお、この多重化回路（６）に
おいて左右チャネルの分離も行われる。A multiplexing circuit (6) connected to the adder (2) and the teaser level limiting gate circuit (4) is a multiplexer (mul
It consists of a 16-bit adder (tiplexer) and a 16-bit adder (
The data+dither signal (X+Y) obtained from 2) and the dither (Y) obtained from the gate circuit (4) are time-division multiplexed. Note that this multiplexing circuit (6) also performs separation of left and right channels.
多重化回路（６）の出力に接続されたＤ／Ａ変換器（力
は、バーフ゛ラウン社のＩＣであるＰＣＭ５３ＪＰ−■
から成り、１６ビツトの入力端子を有し、データ＋ディ
ザ信号（Ｘ＋Ｙ ）及びディザ（Ｙ）とを夫々Ｄ／Ａｉ
換して、アナログのデータ＋ティザ信号（Ｘ’＋Ｙ）と
アナログディザ（Ｙ′〕との時分割多′Ｍ＠号を出力す
るものである。The D/A converter connected to the output of the multiplexing circuit (6) is a PCM53JP-■
It has a 16-bit input terminal, and receives data + dither signal (X+Y) and dither (Y) respectively through D/Ai.
In other words, a time-division multiplex signal of analog data + teaser signal (X'+Y) and analog dither (Y') is output.
Ｄ／Ａ変換器（７）の出力端子に接続さｔしたサンプル
ホールド回路（８１は、Ｄ／Ａ変換器（７）から出力さ
ｆＬるデータ＋ディザ信号（Ｘ’＋Ｙ’）とディザ（Ｙ
′）との多重信号からアナログディザ（Ｙ’）ａ−サン
プリングし、これ七ホールドする回路である。A sample hold circuit (81) connected to the output terminal of the D/A converter (7) is used to collect data + dither signal (X'+Y') and dither (Y') output from the D/A converter (7).
This circuit samples the analog dither (Y') a-sampled from the multiplexed signal with Y') and holds this seven times.
減算回路（９）の一方の入力端子はＤ／Ａ変換器（力の
出力に接続さｎ、他方の入力端子はサンプルホールド回
路（８）の出力に接続さ１ているので、このｔＪｋ算回
路（９）は、Ｄ／Ａ変換器（７）から時分割多重形式で
出力さｎるアナログのデータ＋ディザ信号（Ｘ’＋Ｙ’
）及びアナログのディザ（Ｙ′）から、サンプルホール
ド回路（８）の出力アナログディザ（Ｙ） Ｙアナログ
減算する。One input terminal of the subtraction circuit (9) is connected to the output of the D/A converter (power), and the other input terminal is connected to the output of the sample and hold circuit (8), so this tJk calculation circuit (9) is analog data + dither signal (X'+Y') output from the D/A converter (7) in time division multiplex format.
) and the analog dither (Y'), the output analog dither (Y) of the sample hold circuit (8) is subtracted from the analog dither (Y').
減算回路（９）の出力に接続されたサンプリングゲート
回路Ｑｌは、減算回路（９）の出力からアナログのデー
タ（Ｙ′）％：油抽出るものである。A sampling gate circuit Ql connected to the output of the subtraction circuit (9) extracts analog data (Y')%: oil from the output of the subtraction circuit (9).
サンプリングゲート回路（１０の出力に接続されたロー
パスフィルタα９は、サンプリングゲート回路（１Ｇか
ら得らｎる間欠的アナログ情報信号の間欠部を補間し、
完全なアナログデータを出力端子α２に送出する。A low-pass filter α9 connected to the output of the sampling gate circuit (10) interpolates the intermittent part of the intermittent analog information signal obtained from the sampling gate circuit (1G,
Send complete analog data to output terminal α2.
〔第２図のｍ明〕
第２図は第１図のオーバーフローレベル判定回１１１ｆ
！＋ （５１及びディザレベル制限ゲート回路（４）ヲ
詳しく示す。ディザレベル制限ゲート回路（４）は第１
図の１２ビットディジタルディザ発生器（３） Ｋ 接
続される１２のディザ入力ラインｂｌ”−ｂ１２ｖ有し
、このデ゛イザ入カラインｂ１〜ｂ１２が１２のＡＮＤ
ゲートＤ、〜ｎ＋ｚの一方の入力端子に夫々接続されて
いる。[M in Figure 2] Figure 2 shows the overflow level judgment time 111f in Figure 1.
! + (51 and the dither level limiting gate circuit (4) are shown in detail. The dither level limiting gate circuit (4) is the first
The 12-bit digital dither generator (3) in the figure has 12 dither input lines bl"-b12v connected to K, and these dither input lines b1 to b12 are connected to the 12 AND
It is connected to one input terminal of gates D and ~n+z, respectively.
従って、ディザはＡＮＤグー） ＤＩ ’＝ Ｉ）ｔｇ
によってビット単位で制限されてＡＭＤゲー）Ｄ＋〜Ｄ
ｌ１１の出力端子０１〜Ｃ１！に送らｎる。Therefore, dither is AND go) DI '= I) tg
AMD games (limited bit by bit) D+~D
Output terminals 01 to C1 of l11! Sent to.
オーバーフロー判定回路（５）は、１６ビツトデータラ
インａ１〜ａ１６の中の第２桁即ち１５８Ｂ（１５ｔｈ
５１ｇｎ１ｆｉｃａｎｔ Ｂｉｔ ）のラインａ２か
ら第１６桁ＲＩＪちＭ Ｓ Ｂ （ｔｈｅ Ｍｏ５ｔ
５１ｇｎ１ｆｉｃａｔ Ｂｉｔ）のラインａ１６までの
１５本のラインＫｍ続さ１ている。The overflow determination circuit (5) detects the second digit of the 16-bit data lines a1 to a16, that is, 158B (15th
16th digit RIJ from line a2 of 51gn1ficant Bit) M S B (the Mo5t
51gn1ficat Bit) is connected by 15 lines Km up to line A16.
第２桁〜第１２ＶＴのライフ ａｔ〜ａｌｌはＡＮＤグ
ー）Ｈ１〜ＨａｔとＮ ＯＴ回ｕＦ、〜Ｆｔｔとを介し
てディザレベル開隔ケート回路（４）内のＡＮＤゲート
Ｄ１〜Ｄｌｌの他方の入力端子に接続さ九ている。第１
３桁ラインａｌｊｌと第１４桁ラインａ１４とＨＡＮＤ
ゲートＥ１３に接続嘔ｎ、第１５桁ラインａ１ｇと第１
６桁（ＭＯＢ）ライｙ ａ１６はＡｈＤゲー） Ｅｔａ
に接続さｎ、２つのＡＮＤゲートＦｉｔｓ、Ｅｔａの出
力端子はこ八等の次段のＡＮＤゲートＢｓｚＶｃｋ続さ
れている。2nd digit ~ 12th VT life at~all is AND go)H1~Hat and NOT times uF,~Ftt to the other input of AND gate D1~Dll in dither level gate circuit (4) There are nine terminals connected. 1st
3 digit line aljl, 14th digit line a14 and HAND
Connected to gate E13, 15th digit line a1g and 1st
6 digits (MOB) Raiy a16 is AhD game) Eta
The output terminals of the two AND gates Fits and Eta are connected to the next-stage AND gate BszVck, etc.
ＡＮＤゲートＥ１１の出力端子はＮＯＴ回路ＦＩＲを介
してディザレベル制限ゲート回路（４）の中の最大桁の
ＡＮＤゲートＤ１□の他方の入力端子に接続さｎている
。なお、ＡＮＤグー） ＆ｘの出力端子はＡＮＤゲート
Ｅ、、の入力端子に接続さ九ている。また、ＡＮＤグー
） Ｅｔ〜Ｅ、。の２つの入力端子の内の一方は、１つ
桁の上のＡＮＤゲートＥ３〜Ｅｌｌの出力端子に夫々接
続さｆしている。The output terminal of the AND gate E11 is connected to the other input terminal of the AND gate D1□ of the largest digit in the dither level limiting gate circuit (4) via the NOT circuit FIR. The output terminal of AND gate E, , is connected to the input terminal of AND gate E, . Also, AND goo) Et～E,. One of the two input terminals of is connected to the output terminals of the AND gates E3 to Ell one digit above, respectively.
今、データラインａｌ〜ａｔｅにおける１６ビツトの２
進テータ（Ｘ）のＭＳＢ、２８Ｂ１３８Ｂ、４８Ｂから
成る上位４ビツト（ａ１３〜ａｌｌｌのビット）のいず
ｆＬか１つが論理の ０ であｒｔば、１２ピツトのデ
ィザＹが最大レベル（ｂｌ（Ｌ８Ｂ）〜ｂ＋ｚ（ＭＳＢ
）がすべて陪理の°１”であってもＸ＋Ｙが１６桁を
越えない。このため、ＡＮＤゲートＥ１２の出力が低レ
ベル、ＮＯＴ回路Ｆ’ｔｔの出力が高レベルであり、且
つ残りのＮＯＴ回路回路へＦ１□の出力も筒レベルとな
り、ＡＮＤゲートＤ、〜Ｄ□はディザを全く制限せず、
ラインｂ、〜ｂ１２のディザはラインＣ１〜ＣｔＺにそ
のま１出力される。要する忙、データのレベルが低い時
はディザがそのまま加算嘔れる。Now, 2 of 16 bits in data line al~ate
If one of the upper 4 bits (bits a13 to all) of the MSB, 28B, 138B, and 48B of the binary data (X) is logic 0, the 12-pit dither Y reaches the maximum level (bl (L8B ) ~ b + z (MSB
) are all trivial °1", X+Y does not exceed 16 digits. Therefore, the output of AND gate E12 is low level, the output of NOT circuit F'tt is high level, and the remaining NOT The output of F1□ to the circuit circuit is also at cylinder level, and the AND gates D, ~D□ do not limit the dither at all,
The dithers on lines b and b12 are directly output to lines C1 to CtZ. When the data level is low, the dither will add up as it is.
データＸの上位４ビツト（ａ１３〜ａ１８のビット）の
全部が島レベル（論理の １ ）であり、上から５査目
のピッ） （ａＵ）が低レベルの場合即ち上位５ビツト
が［１１１１０］の場合は、ＡＮＤゲートＥ！３、Ｅｔ
ａ、Ｆｉｔｓの出力が高レベルになり、へ０ｒ１１回路
に１２の出力が低レベルになり、ＡＮＤゲー） Ｄｏ
ンデイザＹの最大桁のビットが通過できない。しかし、
５８Ｂのラインａｄｚは低レベルであるので、ＡＮＤグ
ー） Ｅｔｔの出力は低レベル、へＯＴ回路Ｆ’ｔｘの
出力が高レベルになり、ＡＮＤグー）Ｄｓｔはディザが
通過可能である。この時、ＮＯＴ回路回路１よりも下位
のＮＯＴ回路１１’ｌ〜ＦＩＯの出力も全て高レベルに
なるから１１個のＡＮＤゲートＤ１〜Ｄｘｔｔ’ディザ
が通過する。即ち、１６ビツトデータＸの上位５ビツト
が［１１１１０）の場合には、１２ビツトのディザＹが
下位１１ビツトにレベル制限されて出力さｎる。このた
め、たとえディザＹ０１１ビット全部が論理 ｌ“であ
っても、データとディザとの加算値Ｘ＋Ｙ−１ｔＥ１６
ビツトを越えない。If all of the upper 4 bits (bits a13 to a18) of data In this case, AND gate E! 3.Et.
a, the output of Fits becomes high level, the output of 12 becomes low level to the 0r11 circuit, AND game) Do
The largest bit of dither Y cannot pass through. but,
Since the line adz of 58B is at a low level, the output of Ett is at a low level, the output of the OT circuit F'tx is at a high level, and the dither can pass through Dst. At this time, the outputs of the NOT circuits 11'l to FIO that are lower than the NOT circuit 1 also all go to high level, so that the 11 AND gates D1 to Dxtt' dither pass through. That is, when the upper 5 bits of the 16-bit data X are [11110], the 12-bit dither Y is output with its level limited to the lower 11 bits. Therefore, even if all of the dither Y011 bits are logic l, the sum of data and dither is X+Y-1tE16
Can't exceed bits.
１６ビツトデータＸの上位６ビツトが［１１１１１０］
の場合には、ＮＯＴ回路Ｆ’ｔｔ、Ｆ□の出力が低レベ
ルになり、ディザの上位２ビツトのＡＮＤケー） ＤＨ
ｌＤｌｌはディザの通過ｙ！−阻止する。判定（ロ）路
（５）のＡＮＤグー） Ｅｔａの出力は低レベルとなる
ため、ＮＯＴ回路Ｆ１ｏ及びこｎよジも下位のＮ ＯＴ
回路Ｆ、〜Ｆ９の出力は高レベルとなり、ディザＸの下
位１０ビツトはＡＮＤゲートＤ、〜】）、。を通過する
。The upper 6 bits of 16-bit data X are [111110]
In the case of DH
lDll is the dither passage y! - to prevent. Judgment (b) AND of path (5)) Since the output of Eta is at a low level, the NOT circuit F1o and this circuit are also connected to the lower NOT
The outputs of circuits F, .about.F9 are at high level, and the lower 10 bits of dither X are AND gates D, .about.]). pass through.
上述の如くデータＸのレベルが高くなるに従って、ディ
ザＹのレベルが小さくなり、データＸの上位１５ピツ）
（ａ、〜ａｌＢのビット）の全部が論理＠１”であｎ
ば、１２個のへＯＴ回路烏〜ＦＩ２の出力がすべて低レ
ベルになり、ディザＹの全ビットの通過が阻止さｎる。As mentioned above, as the level of data X increases, the level of dither Y decreases, and the top 15 bits of data
All of (a, ~alB bits) are logic @1” and an
For example, the outputs of the 12 OT circuits 1 to 12 are all at a low level, and all bits of dither Y are prevented from passing through.
結局、この方式では、１６ビツトのデータＸの上位１５
ビツト（ａ２〜ａｌｌｌのビット）の全部が同時に論理
“ｌ”にならない限り、ディザのデータに対する加算が
行わＩしる。即ち、上位Ｎ８個のビットの全部が高レベ
ル“ｌ”であり、上位からＮ＋１番目のビットが低レベ
ル＠Ｏｍのときは、ディザＹけ（１５−Ｎ、）ビットに
制限さｎる。In the end, in this method, the top 15 of the 16-bit data
Unless all of the bits (bits a2 to all) become logic "1" at the same time, addition to the dither data is performed. That is, when all of the upper N8 bits are at high level "l" and the N+1st bit from the uppermost is at low level @Om, the dither is limited to Y (15-N,) bits.
上述の如く、この方式によｎば、データＸのレベルか高
い領域においてもディザ加算及び減算効果を得ることが
できる。要するに、１６ビツトのデータＸによって２
＝６５５３６段階のレベルの中、６５５３４までのレ
ベル忙対して制限された又は制限されないディザを加算
することができる。As described above, according to this method, dither addition and subtraction effects can be obtained even in areas where the level of data X is high. In short, 16 bits of data
=65536 levels, limited or unrestricted dither can be added to levels up to 65534.
第３図は第１の各部の状態を原理的に示す。第１図の入
力回路（ＩＪからは、第３図囚に示す如く、１サンプリ
ング周期ＴでデータＸが並列に出力される。このデータ
Ｘは、ステレオ信号の右チャネルのデータであり、サン
プリング周期Ｔを前半分の第１の期間ＴＩと後半分の第
２の期間Ｔ２とに分割した後半分の期間Ｔ２に配置され
ている。前半分の第１の期間Ｔ、／／ｉステレオ信号の
左チャネルのデータに使用されている。FIG. 3 shows the state of each of the first parts in principle. From the input circuit (IJ) in Figure 1, data X is output in parallel at one sampling period T, as shown in Figure 3. It is arranged in the second half period T2, which is obtained by dividing T into a first period TI in the first half and a second period T2 in the second half.First period T in the first half, //i left side of the stereo signal Used for channel data.
ディザ発生器（３）からはデータと同一のサンプリング
周期で第３図の）に示す如く擬似ランダムパルスから成
るディジタルディザＹが出力する。第３図では説明を容
易にするためにディザレベル制限ゲート回路（４）の出
力もＹで示されている。The dither generator (3) outputs digital dither Y consisting of pseudo-random pulses as shown in FIG. 3) at the same sampling period as the data. In FIG. 3, the output of the dither level limiting gate circuit (4) is also indicated by Y for ease of explanation.
加算器（２）において、第３図囚のデータＸと第３図（
ＢｔのディザＹとがディジタル加算され、第３図Ωの加
算出力Ｘ＋Ｙが得られる。ディザＹけデータＸのレベル
が高い場合にはディザレベル制限ゲ−） （４まで制限
されているので、加算器（２）はオーバーフローしない
。In the adder (2), the data X of the figure 3 prisoner and the figure 3 (
Bt and dither Y are digitally added to obtain the addition output X+Y of Ω in FIG. When the level of the dither Y value data X is high, the dither level limit game) (Since it is limited to 4, the adder (2) does not overflow.
多重化回路（６）は、第３図Ωに示す如＜ｔｏ−ｔｓま
での第１の期間Ｔ、にディザＹ１ｆ！：配置し、ｔ３〜
ｔ６の第２の期間にデータ＋ディザ信号（Ｘ＋Ｙ ）を
配置する、こ几と同時に左右チャネルのデータが分離さ
ｎる。The multiplexing circuit (6) dithers Y1f! during the first period T until <to-ts as shown in FIG. 3 Ω. : Place, t3~
Data+dither signal (X+Y) is arranged in the second period of t6, and at the same time, the left and right channel data are separated.
Ｄ／Ａ変換器（７）は第３図■のディジタル多重化信号
Ｙ＋（Ｘ＋Ｙ）ｖアナログ多重化信号Ｙ′＋（Ｘ′＋Ｙ
′）に変換する。The D/A converter (7) converts the digital multiplexed signal Y+(X+Y)v analog multiplexed signal Y'+(X'+Y) shown in FIG.
’).
サンプルホールド回路（８）は、Ｄ／Ａ変換器（７）の
出力を第３図■のｔ１〜ｔ！タイミングで抽出する。The sample and hold circuit (8) outputs the output of the D/A converter (7) from t1 to t! in Figure 3 (■). Extract at the right time.
このｔ１〜ｔ２の期間は、Ｄ／Ａ変換器（７）がアナロ
グディザ信号Ｙ′ヲ出力する時間Ｔｔ （ｔｏ−ｔｓ
）中であるので、サンプルホールド回路（８）は、アナ
ログディザＹを抽出し、第３図［Ｆ］に示す如くこｆｉ
ｌｌサンプリング周期（ｔ１〜１１）保持して出力し、
ｔ７で新しいアナログディザＹ％ｒ：サンプル・ホール
ドする。This period from t1 to t2 is the time Tt (to-ts
), the sample and hold circuit (8) extracts the analog dither Y and converts it to
ll sampling period (t1 to 11) is held and output,
At t7, new analog dither Y%r: sample and hold.
減算回路（９）においては、この一方の入力である第３
図■に示すアナログのデータ＋ディザ信号（ｘ’ −４
−ｙ’ ）とディザ信号（Ｙ′）の時分割多重信号から
、他方の入力であるアナログディザＹ′が減算さｒＬる
。In the subtraction circuit (9), this one input, the third
Analog data + dither signal (x' -4
-y') and the dither signal (Y'), the analog dither Y' which is the other input is subtracted rL.
従って、第３図のｔ３〜ｔ６期間には、（Ｘ＋Ｙ）−Ｙ
’＝Ｘ’の出力が得らＩＬる。Ｄ／Ａｆ換器（７Ｊがオ
フセット電圧Ｖｏ’に有り、ていたとしても、 （Ｘ’
＋Ｙ’＋Ｖｏ ） （ｙ’＋ ｖｏ） ＝ Ｘ’とな
るので、減算回路（９）の出力段のアナログデータＸ′
の中には、オフセット電圧が含’Ｅ ｆＬない。Therefore, during the period t3 to t6 in Fig. 3, (X+Y)-Y
An output of '=X' is obtained. Even if the D/Af converter (7J is at the offset voltage Vo', (X'
+Y'+Vo) (y'+vo) = X', so the analog data X' at the output stage of the subtraction circuit (9)
Offset voltage is not included in E fL.
減算回路（９）の出力の中には必要なアナログデータＸ
以外の不要な信号も含１ ｆしている。このため、サン
プリングゲート回路ＯＩによって、第３図（Ｑに示す如
＜ １４〜ｔｓのタイミングでアナログデータＸ′の抽
出が行わｆＬる。この抽出を、ｔ３〜ｔ６内のｔ４〜ｔ
６にすることによ’）ｓｔ３〜ｔ６の両端近傍に台筐ｎ
るグリッチ（ｇｌｉｔｃｈ ） ’ｒ：除いた出力を得
ることが出来る。The output of the subtraction circuit (9) contains the necessary analog data
It also includes other unnecessary signals. Therefore, the sampling gate circuit OI extracts the analog data X' at the timing <14~ts as shown in FIG.
By setting it to 6') there are stand cabinets near both ends of st3 to t6.
glitch 'r: You can get the output without it.
第３図向の間欠的信号はローパスフィルタαＩＩＹ通る
ことにより補間さＩＬ、出力端子α２から完全なアナロ
グ情報信号が出力する。The intermittent signal in FIG. 3 is interpolated by passing through the low-pass filter αIIY, and a complete analog information signal is output from the output terminal α2.
この第３図の方式釦おいては、ディジタルデータ＋ディ
ザ信号（Ｘ＋Ｙ）とディジタルディザ（Ｙ）との両方が
同一のＤ／Ａ変換器（７）でアナログ信号に変換でｎる
ので、両者のＤ／Ａ変換誤差が同一になり、減算回路（
９）における（Ｘ’＋Ｙ）−（Ｙ’）＝Ｘ’の秋興を良
好忙行うことができる。In the method button shown in Fig. 3, both the digital data + dither signal (X + Y) and the digital dither (Y) are converted into analog signals by the same D/A converter (7). The D/A conversion error becomes the same, and the subtraction circuit (
The autumn of (X'+Y)-(Y')=X' in 9) can be successfully carried out.
［第２の実施例］
次忙、第４図に示す本発明の第２の実施例のディジタル
−アナログ変換装置を説明する。第４図における入力回
路（１）、ディザ発生器（３７、ディザレベル制ｔＳｊ
ｔ り−トＯｏ ｍ（４１、オーバーフローレベル判定
回路（５）、加算器（２）、Ｄ／ＡＪＲ俟器（７）、減
算回路（９）、サンプリングゲート回路（１（１，フィ
ルタａυけ、第！図で同一符号で示すものと同一に構成
さｎている。この例では、第１図における多重化回路（
６）が設けらｆしていないので、第１のＤ／Ａ変換器（
７）はディジタルのデータ＋ディザ信号（Ｘ＋Ｙ）のみ
をアナログに変換し、減算回路（９）に送る。ディジタ
ルのディザＹはディザ制限ゲート回路（４）の出力に接
続さｒした帛２のＤ／Ａ変換器（７ａ）でアナログのデ
ィザ（Ｙ）に変換嘔ｎ％減算回路（９）に送られる。＠
舞回路（９１はアナログのデータ＋ディザ信号（Ｘ’＋
Ｙ’）からアナログのディザＹ／ヲ減算した（Ｘ’＋
Ｙ’ ） −Ｙ’＝ Ｘ’を出力する。この例では、ス
テレオ信号を入力させるため罠、第３図（２）と同様に
】サンプリング周期Ｔの後半分に右チャネルのディジタ
ルデータＸが配置さｎ、前半分に左チヤネルデータが配
置さｆしているので、加算器（２）とＤ／Ａ変換器（力
との藺に接続されたチャネル分離回路（６ａ）で左右チ
ャネルデータの分離を行う。[Second Embodiment] Next, a digital-to-analog converter according to a second embodiment of the present invention shown in FIG. 4 will be explained. Input circuit (1) in Fig. 4, dither generator (37, dither level control tSj
t re-to Oom (41, overflow level judgment circuit (5), adder (2), D/AJR unit (7), subtraction circuit (9), sampling gate circuit (1 (1, filter aυ, The configuration is the same as that shown by the same reference numerals in Figure 1.In this example, the multiplexing circuit (
6) is not provided, the first D/A converter (
7) converts only the digital data + dither signal (X+Y) into analog and sends it to the subtraction circuit (9). The digital dither Y is converted to an analog dither (Y) by the second D/A converter (7a) connected to the output of the dither limit gate circuit (4) and sent to the n% subtraction circuit (9). . @
Mai circuit (91 is analog data + dither signal (X'+
Analog dither Y/wo subtracted from (X'+
Y') -Y'=X' is output. In this example, in order to input a stereo signal, the right channel digital data Therefore, the left and right channel data are separated by a channel separation circuit (6a) connected to the adder (2) and the D/A converter (input).
本発明は上述の実施例Ｋ１６足さｆＬるものでなく、例
えば、次の変形例が可能なものである。The present invention is not limited to the above-described embodiment K16, and, for example, the following modifications are possible.
（ａｌ 第１図において、多重化回路（６）を加算器
（２；の出力側圧設けずに、加算器（２）の入力側くゲ
ート回路を設け、このゲート回路によってデータＸを抽
出し、望ｔｋ時間を設けてデータＸを加算器（２）に入
力させ、こ九にディザＹを加算することによってｘ＋ｙ
ｍ号とＹとの時分割多重化信号を形成してもよい。(al In FIG. 1, the multiplexing circuit (6) is not provided with the output side voltage of the adder (2), but a gate circuit is provided on the input side of the adder (2), and data X is extracted by this gate circuit. By setting the desired tk time, inputting the data X to the adder (2), and adding the dither Y to this number, x+y
A time division multiplexed signal of m and Y may be formed.
ｔｂ＋ 第１図の方式において、サンプルホールド回
路（８）忙よって、アナログのデータ＋ディザ信号（Ｘ
’＋Ｙ’）をサンプル・ホールドしてもよい。tb+ In the method shown in Figure 1, the sample and hold circuit (8) is busy, so the analog data + dither signal (X
'+Y') may be sampled and held.
ｔｅｌ ステレオ信号を入力させずに、ｍ１図の期間
Ｔ！に期間Ｔ！と同一の信号を入力させるか、又は第１
の期間Ｔ１を空き時間としてもよい。tel Period T in the m1 diagram without inputting a stereo signal! Period T! input the same signal as the first one, or input the same signal as the first
The period T1 may be set as free time.
ｌｄ） ディザ発生器（３）をアナログディザ発生器
とＡ／Ｄ変換器との組み合せでｍ成してもよい。ld) The dither generator (3) may be formed by a combination of an analog dither generator and an A/D converter.
ｔｅｌ 加算器（２）の入力データが２の補数のコー
ド（２°ｓ ｃｏｍｐｌｅｍｅｎｔ ｃｏｄｅ ）で入
力する場合忙も適用可能である。２の補数のコードはオ
フセット・バイナリのＭＯＢを反転したコードであるか
ら、こｆＬによってオーバーフローレベルを判定する時
には、＃！２図（１） Ｍ Ｓ Ｂのライフ ａＨＩ
Ｋ第５図に示す如＜ＮＯＴ回路回路接続し、ＡＮＤゲー
トＥ１４ＫＭＳＢの反転信号を入力させる。この他は第
２図と全く陶−に構成する。If the input data of the tel adder (2) is input in a 2's complement code (2°s complement code), this method can also be applied. Since the two's complement code is a code obtained by inverting the offset binary MOB, when determining the overflow level using this fL, #! Figure 2 (1) MSB life aHI
The NOT circuit is connected as shown in FIG. 5, and the inverted signal of the AND gate E14KMSB is input. The rest of the structure is exactly the same as Figure 2.
上述から明らかな如く、本発８ＡＫよｎば、データの烏
レベル範囲において、データのレベルが上昇した時忙デ
ィザのレベルが低下するので、加算信号が最大桁を越え
ることを防止しつつディザ加算を続けることができる。As is clear from the above, according to the present 8AK, when the data level increases in the data level range, the busy dither level decreases, so dither addition is performed while preventing the addition signal from exceeding the maximum digit. can continue.
従って、データレベルの高い範囲までティザ加算及びｔ
Ｉｆｔ、３Ｉ効果を得ることができる。Therefore, teaser addition and t
Ift, 3I effect can be obtained.
【図面の簡単な説明】
第１図は本発明の第１の実施例のＤ／Ａ変換装置を示す
ブロック図、
第２図はｍ１図のディザレベル制限ゲート回路及びオー
バーフローレベル判定回路を示す回路図、５％３図は第
１図のＡ−Ｇ点の状態を原理的に示す波形図、
亀４図は本発明の第２の実施例のＤ／Ａ変換装置を示す
ブロック図、
ｇｓ図ａ変形例のオーバーフローレベル判定回路の一部
を示す回路図である。
（１）・・・データ入力回路、（２）・・・加算器、（
３）・・・ディザ発生器、（４；・・・ディザレベル制
限ゲート回路、（５）・・・オーバーフローレベル判定
回路。[Brief Description of the Drawings] Fig. 1 is a block diagram showing a D/A converter according to a first embodiment of the present invention, and Fig. 2 is a circuit showing a dither level limiting gate circuit and an overflow level determining circuit in Fig. m1. Figure 5%3 is a waveform diagram showing the principle of the state of points A-G in Figure 1, Figure 4 is a block diagram showing the D/A converter according to the second embodiment of the present invention, and gs diagram. It is a circuit diagram which shows a part of overflow level determination circuit of a modification. (1)...Data input circuit, (2)...Adder, (
3)... Dither generator, (4;... Dither level limiting gate circuit, (5)... Overflow level determination circuit.
Claims (2)
情報信号を入力させること、 Ｍビット（但しＭはＮ＞Ｍ≧２を満足する整数）の実質
的にランダムなディジタル信号から成るディジタルディ
ザを発生させること、 前記ディジタル情報信号と前記ディジタルディザとの加
算値がＮビットを越える可能性の有無を判定すること、 前記判定によつてＮビットを越える可能性が無いことが
判明したときには前記ディジタルディザのレベルを制限
しないが、前記判定によつてＮビットを越える可能性が
有ることが判明したときには前記ディジタルディザのレ
ベルがＮビットを越えない範囲まで前記ディジタルディ
ザのレベルを制限すること、 前記越える可能性が無いことが判明した時には前記ディ
ジタル情報信号に前記制限されないディジタルディザを
加算し、前記越える可能性が有ることが判明した時には
前記ディジタル情報信号に前記制限されたディジタルデ
ィザを加算すること、前記ディジタル情報信号と前記制
限されない又は制限されたディジタルディザとの加算信
号をアナログ信号に変換すると共に、前記制限されない
又は制限されたディジタルディザをアナログディザに変
換すること、 前記アナログの加算信号から前記アナログディザを減算
すること を特徴とするディジタル−アナログ変換方法。(1) Inputting a digital information signal of N bits (where N is an integer of 3 or more), a digital signal consisting of a substantially random digital signal of M bits (where M is an integer satisfying N>M≧2) generating dither; determining whether there is a possibility that the sum of the digital information signal and the digital dither exceeds N bits; and when it is determined by the determination that there is no possibility of exceeding N bits; The level of the digital dither is not limited, but when it is found by the judgment that there is a possibility that the level exceeds N bits, the level of the digital dither is limited to a range where the level of the digital dither does not exceed N bits. , adding the unrestricted digital dither to the digital information signal when it is determined that there is no possibility of exceeding the limit, and adding the limited digital dither to the digital information signal when it is determined that there is a possibility of exceeding the limit. converting a sum signal of the digital information signal and the unrestricted or limited digital dither into an analog signal, and converting the unrestricted or limited digital dither into an analog dither; A digital-to-analog conversion method, comprising subtracting the analog dither from a signal.
されない又は制限されたディジタルディザをアナログデ
ィザに変換することは、単一のディジタル−アナログ変
換器を時分割で使用して前記加算信号のアナログ信号と
前記アナログディザとを得ることである特許請求の範囲
第１項記載のアナログ−ディジタル変換方法。(2) converting the summed signal to an analog signal and converting the unlimited or limited digital dither to analog dither, using a single digital-to-analog converter in a time-sharing manner to convert the summed signal into an analog signal; 2. The analog-to-digital conversion method according to claim 1, further comprising obtaining an analog signal and said analog dither.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61043555A JPH0810827B2 (en) | 1986-02-28 | 1986-02-28 | Digital-analog converter |
| US07/118,261 US4916449A (en) | 1985-07-09 | 1987-11-09 | Wide dynamic range digital to analog conversion method and system |
| US07/232,562 US4845498A (en) | 1985-07-09 | 1988-08-12 | Wide dynamic range digital to analog conversion method and systems |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61043555A JPH0810827B2 (en) | 1986-02-28 | 1986-02-28 | Digital-analog converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62230119A true JPS62230119A (en) | 1987-10-08 |
| JPH0810827B2 JPH0810827B2 (en) | 1996-01-31 |
Family
ID=12666996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61043555A Expired - Fee Related JPH0810827B2 (en) | 1985-07-09 | 1986-02-28 | Digital-analog converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0810827B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01198830A (en) * | 1988-02-03 | 1989-08-10 | Matsushita Electric Ind Co Ltd | Digital analog converter |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55141323U (en) * | 1979-03-24 | 1980-10-09 | ||
| JPS57202123A (en) * | 1981-06-05 | 1982-12-10 | Akai Electric Co Ltd | Automatic dither adjusting device in pcm recording |
-
1986
- 1986-02-28 JP JP61043555A patent/JPH0810827B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH01198830A (en) * | 1988-02-03 | 1989-08-10 | Matsushita Electric Ind Co Ltd | Digital analog converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0810827B2 (en) | 1996-01-31 |
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