JPS62229860A - Ｉｃの封止構造 - Google Patents

Ｉｃの封止構造

Info

Publication number
JPS62229860A
JPS62229860A JP61071967A JP7196786A JPS62229860A JP S62229860 A JPS62229860 A JP S62229860A JP 61071967 A JP61071967 A JP 61071967A JP 7196786 A JP7196786 A JP 7196786A JP S62229860 A JPS62229860 A JP S62229860A
Authority
JP
Japan
Prior art keywords
sealing structure
resin
board
bare chip
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61071967A
Other languages
English (en)
Inventor
Shinji Hashimoto
真治 橋本
Taro Fukui
太郎 福井
Masaya Tsujimoto
雅哉 辻本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Electric Works Co Ltd
Original Assignee
Matsushita Electric Works Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Works Ltd filed Critical Matsushita Electric Works Ltd
Priority to JP61071967A priority Critical patent/JPS62229860A/ja
Publication of JPS62229860A publication Critical patent/JPS62229860A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/15165—Monolayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 集積回路（ＩＣ）の実装・封正に関する技術分野に属す
る。
［背景技術］ ｔＣチップの大型化、多ピン化に対応した新しい封止構
造として、ＰＧＡ　（ピングリッドアレイ）パンケージ
が実用化され、これまではセラミックス製のものが主流
を占めていた。しかし、ゲートアレイやマイクロプロセ
ッサ、ＣＰＵ等を民生用や産業機器用に供給するため、
エポキシ樹脂を使用したトランスファー成形のＤＩＰパ
ッケージと同等以上の信頼性を持つ、低価格の有機ＰＧ
Ａパケージによる封止構造が望まれている。
これまでのところ、有機ＰＧＡパケージを封止する方法
としては、チップを直接何らかの樹１１Ｆ４でカバーし
て外界からのストレスから保護する方法が主流であった
。この方法は熱ストレスに対して弱いと言う欠点を持っ
ており、特に大型素子ではヒートサイクル試験での信頼
性に劣ると言う欠点があった。
例えば第３図に示すように、ハツト山形の金属製キャッ
プ、１０でＩＣベアチップを被覆し、基板１と金属製キ
ャップ１０との接触面のみを、熱硬化性樹脂１１で接着
する封止構造が提案されているが、この封止構造は熱ス
トレスに対する不安は無いが、熱硬化性樹脂１１による
接着部分の長さが短いために耐湿性が弱いと言う欠点を
持っている。
ＰＧＡにに登載されるｔＣチップは、大型化、高級化す
る傾向にあり、高い熱ストレス性、耐湿性が要求される
ようになっている。またＰＧＡに限らず、一般のチップ
オンボードにも大型ＩＣチップを載せるケースが増加し
つつあり、信頼性の高いＩＣ封止構造が望まれている。
［発明の目的］ セラミソクスパケージにおける中空のハーメチックシー
ルのような封止構造を有機基板を利用したパケージで実
現し、熱ストレスや耐湿信頼性を確保することを目的と
する。
［発明の開示］ この発明は、ＩＣベアチップを、有機基板に直接登載す
る有機パケージにおいて、ＩＣベアチップを覆い、かつ
一定の空間を保持させて、金属製の蓋をし、少なくとも
その周囲を熱硬化性樹脂で封止したことを特徴とするＩ
Ｃの封止構造を提供するものである。さらに、金属製の
蓋がハツト山形状に形成されている態様、平板状に形成
されている態様を含むＩＣの封止構造を提供するもので
ある。
なお、ｔＣベアチップを、有機基板に予め設けた凹部に
実装し、かつその上に金属製の蓋を置き、少なくともそ
の周囲を熱硬化性樹脂で封止した実施態様も含むもので
ある。
以下、図面を参照しながら説明する。
第１図はこの発明の実施例に係るＩＣ封止構造の断面図
および平面図を示している。ここで１は有機基板、２は
Ｉｃチップ、３はボンディングワイヤ、４は導体回路、
５は絶縁層、６は熱硬化性樹脂、７は金属製蓋、８は枠
である。
前記第１図の実施例は、平板状の有機のプリント基板１
に産制り加工を施して形成した凹部にＩＣベアチップ２
を実装し、ワイヤーボンディング３を行ったものに、チ
ップ２と基板側のポンディングパッド部を含めた部分を
覆うように、ハツト山形の金属製の蓋（キャップ）７を
し、少なくともその周囲を熱硬化性樹脂６で封止した実
施例を示している。この際に、熱硬化性樹脂６は液状で
も固形（ペレット）でも良く、硬化のために加熱を行っ
た時に熔融して、金属製の蓋７と基板１面とに密着すれ
ば良く、必要に応じて樹脂が流出してしまうことのない
ように、第１図のように枠８を周囲に設置することもで
きる。金属製蓋７の材質としての金属については、鉄、
アルミニウム、銅など、形状が保持でき、適度の強度が
あり、水蒸気の透過性が全くないものであれば、どのよ
うな材質のものでも使用できる。しかし、防錆の観点か
らアルミニウムや表面コートした鉄等が望ましい。
ツキに、第２図に基づいて説明する。この図の実施例は
、多層プリント基板および平面プリント基板に、例えば
エンボス加工を施して凹部を形成させて得た基板１の、
前記凹部にＩＣベアチップ２を実装し、ワイヤーボンデ
ィング３を施したものに、金属製平板状蓋９を置き、少
な（ともその周囲を熱硬化性樹脂６で封止した実施例を
示している。
この際の熱硬化性樹脂６は、液状でも固形（ベレット）
状でも良く、硬化のための加熱時に熔融して、金属製平
板状蓋９と基板１上面に密着した後硬化すれば良い。ま
た、必要に応じて樹脂６が流出してしまわないため、枠
８を周囲に設置することも出来る。金属平板状蓋９の材
質については、前記と同様のものが使用される。なお、
スルホール加工１０を施すこともできる。
第４図は、第２図の実施例の変形を示している。こては
、ＩＣベアチップ２を登載するための凹部の側壁を斜面
状に形成しく例えばエンボス加工により）、ボンディン
グワイヤ３の頂点を低くすることができるように配慮し
た実施態様を示している。よって、ハツト山形の蓋７を
使用する必要がない点で有利である。
なお、第１図、第４図の実施例の絶縁層５は、金属製蓋
７．９と導体回路４との短絡を防ぐために必要なもので
あり、その構造、材質等は問わない。
以上に説明したように、ＩＣチップ２の上面は、中空で
あるため、熱ストレスによる破壊を受けず、ヒートサイ
クル試験の信頼性が樹脂による直接封止に比べて格段に
向上する。また、第３図に示した従来の封止構造に比べ
て、最も湿気の侵入しやすい径路である封止樹脂との被
封止物の界面の長さが長いため、耐湿信頼性が向上する
。
［発明の効果１ この発明は、金属製蓋と封止用樹脂でもって基板に登載
したＩＣを、一定の空間を保持しつつ被覆するので、熱
ストレス信頼性、耐湿信頼性の高い、中空の封止構造を
有機パケージで実現することができた。
【図面の簡単な説明】
第１図（ａ）は、本発明第１の実施例に係るＩＣ封止体
の断面図、第１図（ｂ）は第１図（ａ）の平面図、第２
図（ａ）は本発明第２の実施例に係るＩＣ封止体の断面
図、第２図（ｂ）は第２図（ａ）の平面図、第３図は従
来のＩＣ封止構造を示す断面図、第４図は本発明第３の
実施例に係るＩＣ封止構造の断面図である。 ■は有機基板 ２はＩＣチップ ３はボンディングワイヤ ４は導体回路 ５は絶縁層 ６は熱硬化性レジン ７は金属製蓋 ８は枠

Claims (4)

    【特許請求の範囲】
  1. （１）ＩＣベアチップを、有機基板に直接登載する有機
    パケージにおいて、ＩＣベアチップを、一定の空間を保
    持しつつ覆うように金属製の蓋で被覆し、少なくともそ
    の蓋の周囲を熱硬化性樹脂で封止したことを特徴とする
    ＩＣの封止構造。
  2. （２）金属製の蓋が、ハット山形状に形成されているこ
    とを特徴とする特許請求の範囲第１項記載のＩＣの封止
    構造。
  3. （３）金属製の蓋が、平板状に形成されていることを特
    徴とする特許請求の範囲第１項記載のＩＣの封止構造。
  4. （４）ＩＣベアチップを、有機基板の設けた凹部に実装
    し、かつその上に金属製の蓋を置き、少なくともその周
    囲を熱硬化性樹脂で封止したことを特徴とする特許請求
    の範囲第１項ないし第３項記載のＩＣの封止構造。
JP61071967A 1986-03-28 1986-03-28 Ｉｃの封止構造 Pending JPS62229860A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61071967A JPS62229860A (ja) 1986-03-28 1986-03-28 Ｉｃの封止構造

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61071967A JPS62229860A (ja) 1986-03-28 1986-03-28 Ｉｃの封止構造

Publications (1)

Publication Number Publication Date
JPS62229860A true JPS62229860A (ja) 1987-10-08

Family

ID=13475749

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61071967A Pending JPS62229860A (ja) 1986-03-28 1986-03-28 Ｉｃの封止構造

Country Status (1)

Country Link
JP (1) JPS62229860A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06188325A (ja) * 1992-12-17 1994-07-08 Kyocera Corp 半導体素子収納用パッケージ
US5426319A (en) * 1992-07-07 1995-06-20 Mitsubishi Denki Kabushiki Kaisha High-frequency semiconductor device including microstrip transmission line
US5468910A (en) * 1993-08-02 1995-11-21 Motorola, Inc. Semiconductor device package and method of making

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5426319A (en) * 1992-07-07 1995-06-20 Mitsubishi Denki Kabushiki Kaisha High-frequency semiconductor device including microstrip transmission line
JPH06188325A (ja) * 1992-12-17 1994-07-08 Kyocera Corp 半導体素子収納用パッケージ
US5468910A (en) * 1993-08-02 1995-11-21 Motorola, Inc. Semiconductor device package and method of making

Similar Documents

Publication Publication Date Title
US3591839A (en) Micro-electronic circuit with novel hermetic sealing structure and method of manufacture
US6411507B1 (en) Removing heat from integrated circuit devices mounted on a support structure
US6956741B2 (en) Semiconductor package with heat sink
US6229702B1 (en) Ball grid array semiconductor package having improved heat dissipation efficiency, overall electrical performance and enhanced bonding capability
CN100378972C (zh) 散热器及使用该散热器的封装体
US6326696B1 (en) Electronic package with interconnected chips
US6599779B2 (en) PBGA substrate for anchoring heat sink
US7932597B2 (en) Semiconductor device and manufacturing method thereof
KR970024042A (ko) 관통슬롯 둘레에 에폭시 배리어가 형성된 기판 및 이를 이용한 향상된 습기 방출특성을 갖는 볼 그리드 어레이
KR930020649A (ko) 리이드프레임 및 그것을 사용한 반도체집적회로장치와 그 제조방법
KR930022528A (ko) 수지 봉지형 반도체 장치
JP2010141295A (ja) 基板上シュリンクパッケージ
KR20080035210A (ko) 휨 및 와이어 단선을 억제하는 반도체 패키지 및 그제조방법
JPH0777258B2 (ja) 半導体装置
US6166435A (en) Flip-chip ball grid array package with a heat slug
KR900007301B1 (ko) 반도체패키지
US6650005B2 (en) Micro BGA package
JPS62229860A (ja) Ｉｃの封止構造
JP2797598B2 (ja) 混成集積回路基板
KR20030012994A (ko) 볼 랜드패드와 접착제가 격리된 ｔｂｇａ 패키지와 그제조 방법 및 멀티 칩 패키지
JPH01217998A (ja) 半導体装置
US9190355B2 (en) Multi-use substrate for integrated circuit
US20060108681A1 (en) Semiconductor component package
JPS61237454A (ja) 電子部品
KR20060133800A (ko) 칩 스택 패키지