JPS62226364A - Information processor - Google Patents
Information processorInfo
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- JPS62226364A JPS62226364A JP6991286A JP6991286A JPS62226364A JP S62226364 A JPS62226364 A JP S62226364A JP 6991286 A JP6991286 A JP 6991286A JP 6991286 A JP6991286 A JP 6991286A JP S62226364 A JPS62226364 A JP S62226364A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野）
本発明は、複数のＣＰＵより構成される情報処理装置に
係わり、特に各ＣＰＵ間のデータ転送手段の改良に関す
る。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an information processing device constituted by a plurality of CPUs, and particularly to improvement of data transfer means between each CPU.
従来のこの種の情報処理装置いわゆるマルチＣＰＵ４構
成の情報処理装置は、各ＣＰＵと対をなして設けられ、
それぞれのＣＰＵに専有されるローカルメモリと、各Ｃ
ＰＵにより共有される共有メモリ（シェアートメモリ）
とが接続されており、各ＣＰＵはこれら各メモリを適宜
使用して情報処理を実行するものとなっている。Conventional information processing devices of this type, so-called multi-CPU four configuration information processing devices, are provided in pairs with each CPU,
Local memory dedicated to each CPU and each C
Shared memory shared by PU (shared memory)
are connected to each other, and each CPU appropriately uses each of these memories to execute information processing.
ところで、一般に、この種の情報処理装置においては、
各ＣＰＵにメインコントロールｖ７１能，伝送コン１−
ロール機能，表示Ｏン１〜〇ール撮能などの各種機能を
それぞれ個別に設定し、各ＣＰＵは対をなすローカルメ
モリを使用して独自の処理を行なうものとなっている。By the way, in general, in this type of information processing device,
Each CPU has main control v71 function, transmission controller 1-
Various functions such as a roll function and a display ON 1 to ○ roll function are individually set, and each CPU performs its own processing using a pair of local memories.
そして、処理結果あるいは要求事項などの各種データを
池のＣＰＵに転送する必要が生じた場合には、各ＣＰＵ
間にてパスラインの調停（Ａｒｂｉ ｔｏｒａｔ ｉｏ
ｎ）を行ないながら共有メモリを介して転送を行なって
いる。When it becomes necessary to transfer various data such as processing results or requirements to the CPUs in the pond, each CPU
Arbitration of pass line between
Transfer is performed via the shared memory while performing (n).
しかるに、このようなデータ転送手段では、データをロ
ーカルメモリから−Ｈ共有メモリに転送し、その後、共
有メモリから他のローカルメモリへ転送しなければなら
ない上、パスラインを随時使用できるわけではないので
、大（至）のデータを転送する場合、転送処理を完了す
るまでには長時間を要しており、このため、システム全
体の処理速度の低下を招いていた。However, with such data transfer means, data must be transferred from the local memory to the -H shared memory, and then from the shared memory to another local memory, and the pass line cannot be used at any time. When transferring a large amount of data, it takes a long time to complete the transfer process, which causes a decrease in the processing speed of the entire system.
そこで本発明は、他のＣＰＵへのデータ転送時間を短縮
することができ、システム全゛体の処理速度向上をはか
り得る情報処理装置を提供することを目的とする。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide an information processing device that can shorten the time required to transfer data to other CPUs and improve the processing speed of the entire system.
Ｃ問題点を解決するための手段〕
本発明は、上記問題点を解決し目的を達成するために、
ＣＰＵに選択的に接続される複数のセレクタブルローカ
ルメモリ
ブルローカルメモリと前記各ＣＰＵとの接続状態を適時
切換えるようにしたものである。Means for Solving Problem C] In order to solve the above problems and achieve the purpose, the present invention has the following features:
The connection state between each of the CPUs and a plurality of selectable local memories that are selectively connected to the CPUs is switched at an appropriate time.
このような手段を講じたことにより、１つのＣＰＵから
他のＣＰＵへデータ転送を行なう場合、１つのＣＰＵに
接続されたセレクタブルローカルメモリを他のＣＰＵに
接続することにより、結果的にデータ転送が行なわれた
ことになる。By taking such measures, when data is transferred from one CPU to another, the data transfer can be performed by connecting the selectable local memory connected to one CPU to the other CPU. It has been done.
第７図は本発明の一実施例のシステム構成を示す系統図
である。同図において１．２．３．４はそれぞれ独自の
処理機能を有する第１から第４のＣＰＵであって、これ
らＣＰＵ１１〜１４にはローカルメモリ１１，１２．１
３．１４がそれぞれ対をなして接続されている。また、
上記ＣＰＵ１１〜１４はマルチＣＰＵバス２０を介して
共有メモリ３０に接続されており、各ＣＰＬ１１１〜１
４とマルチＣＰｕバス２０との接続状態はバスアービタ
４１，４２．４３．４４およびゲーＦ・５１、５２，５
３．５４により各ＣＰＵ間のバス調停に基いて制皿され
るものとなっている。FIG. 7 is a system diagram showing the system configuration of an embodiment of the present invention. In the figure, 1.2.3.4 are first to fourth CPUs each having its own processing function, and these CPUs 11 to 14 have local memories 11, 12.1,
3.14 are connected in pairs. Also,
The CPUs 11 to 14 are connected to a shared memory 30 via a multi-CPU bus 20, and each CPL 111 to 1
4 and the multi-CPU bus 20 are bus arbiters 41, 42, 43, 44 and game F. 51, 52, 5.
3.54, control is established based on bus arbitration between each CPU.
一方、上記各ＣＰＵ１１〜１４は、各々のローカルライ
ン２１〜２４を介して第１から第４の選択回路６１．６
２，６３．６４の全てにそれぞれ接続されており、これ
ら各選択回路６１〜６４は、対をなして第１から第４の
セレクタブルローカルメモリ７１，７２．７３．７４に
接続されている。On the other hand, each of the CPUs 11 to 14 is connected to the first to fourth selection circuits 61.6 via the respective local lines 21 to 24.
These selection circuits 61 to 64 are connected to the first to fourth selectable local memories 71, 72, 73, and 74 in pairs.
そして、上記各選択回路６１〜６４は各ＣＰＵ１１〜１
４のいずれか１つからマルチＣＰＵバス２０を介して与
えられる選択信＠Ｓ（８１ないし８４）に応じて、各Ｃ
ＰＵ１１〜１４とセレクタブルローカルメモリ７１〜７
４との接続状態を切換えるものとなっている。Each of the selection circuits 61 to 64 is connected to each of the CPUs 11 to 1.
4 via the multi-CPU bus 20, each CPU
PU11-14 and selectable local memory 71-7
It is used to switch the connection state with 4.
次に、本実！ ｌ！ｉｌの動作について第２図および第
３図を参照しながら説明する。第２図は各選択回路６１
〜６４の作用により、第１ ＣＰＵ１は第１セレクタブ
ルローカルメモリ７１と第４セレクタブルローカルメモ
リ７４とに接続され、第２ＣＰｔＪ２は第２セレクタブ
ルローカルメモリ７２に接続され、第３ＣＰＵ３は第３
セレクタブルローカルメモリ７３に接続され、第４ＣＰ
Ｕ４はいずれのセレクタブルローカルメモリ７１〜７４
にも接続されていない状態を示している。一方、第３図
は各選択回路６１〜６４の作用により、第１ＣＰＬＩ
１は第４セレクタブルローカルメモリ７に接続され、第
２ＣＰＵ２は第１セレクタブルローカルメモリ７１に接
続され、第３ＣＰＵ３は第２セレクタブルローカルメモ
リ７２に接続され、第４ＣＰＵ４は第３セレクタブルロ
ーカルメモリ７３に接続されている状態を示している。Next, the truth! l! The operation of il will be explained with reference to FIGS. 2 and 3. FIG. 2 shows each selection circuit 61
64, the first CPU 1 is connected to the first selectable local memory 71 and the fourth selectable local memory 74, the second CPtJ2 is connected to the second selectable local memory 72, and the third CPU 3 is connected to the third selectable local memory 72.
The fourth CP is connected to the selectable local memory 73.
U4 is any selectable local memory 71 to 74
It also shows that it is not connected. On the other hand, FIG. 3 shows that the first CPLI
1 is connected to the fourth selectable local memory 7, the second CPU2 is connected to the first selectable local memory 71, the third CPU3 is connected to the second selectable local memory 72, and the fourth CPU4 is connected to the third selectable local memory 73. This indicates the state in which the
今、第２図の接続状態において、第１ＣＰＵ１で第１お
よび第４セレクタブルローカルメモリ７１、７４を使用
して所定の機能処理が実行されたとする。このとき、処
理結果を上記第１．第４セレクタブルローカルメモリ７
おき、その後、第１ ＣＰＩＪ １より選択信号Ｓ１を
出力して接続状態を第３図に示す状態に変化させる。そ
うすると、第１セレクタブルローカルメモリ７１は第２
０Ｐ（、１２に接続されるので、結果的には第１ＣＰＵ
１にて処理された処理データが第２ＣＰＵ２に転送され
たことになる。Now, assume that in the connection state shown in FIG. 2, the first CPU 1 executes a predetermined functional process using the first and fourth selectable local memories 71 and 74. At this time, the processing results described in the above 1. A fourth selectable local memory 7 is installed, and then a selection signal S1 is output from the first CPIJ 1 to change the connection state to the state shown in FIG. Then, the first selectable local memory 71
Since it is connected to 0P (, 12), as a result, the first CPU
This means that the processing data processed by CPU 1 has been transferred to the second CPU 2.
このように、本実施例によれば、１つのＣＰＵにて処理
された処理データを選択回路６１〜６４の接続状態を切
換えるだけで他のＣＰＵに転送させることができる。し
たがって、従来のようにデータを−Ｈローカルメモリか
ら共有メモリ３０に転送し、その後他のローカルメモリ
に再転送するといった転送処理を行なう必要がないので
、データ転送処理時間を大幅に短縮することができ、ひ
いてはシステム全体におけるデータ処理速度を向上させ
ることができる。In this way, according to this embodiment, processing data processed by one CPU can be transferred to another CPU simply by switching the connection states of the selection circuits 61 to 64. Therefore, there is no need to perform transfer processing such as transferring data from the -H local memory to the shared memory 30 and then retransferring it to another local memory as in the conventional case, so the data transfer processing time can be significantly shortened. Therefore, the data processing speed of the entire system can be improved.
なお、本発明は前記実茄例に限定されるものではない。Note that the present invention is not limited to the above-mentioned eggplant example.
たとえば、前記実施例では４つのＣＰＵ１〜４から構成
された情報処理装置に適用した場合を示したが、ＣＰＵ
の数に限定されるものではなく、複数のＣＰＵからなる
情報処理装置であれば適用できるのは言うまでもない。For example, in the above embodiment, the case where the application is applied to an information processing apparatus composed of four CPUs 1 to 4 is shown, but the CPU
Needless to say, the present invention is not limited to the number of CPUs, and can be applied to any information processing apparatus including a plurality of CPUs.
このほか本発明の要旨を逸脱しない範囲で種々変形実施
可能であるのは勿論である。It goes without saying that various other modifications can be made without departing from the gist of the present invention.
以上詳述したように、本発明は、ＣＰＵに選択的に接続
される複数のセレクタブルローカルメモリを設け、これ
らセレクタブルローカルメモリ舶記各ＣＰＬＩとの接続
状態を適時切換えるようにしたものである。As described in detail above, the present invention provides a plurality of selectable local memories that are selectively connected to a CPU, and the connection status of these selectable local memories to each CPLI is switched at a suitable time.
したがって、本発明によれば、１つのＣＰＵがら池のＣ
ＰＵヘデータ転送を行なう場合、１つのＣＰＵに接続さ
れたセレクタブルローカルメモリを他のＣＰＵに接続す
ることにより、結果的にデータ転送が行なわれたことに
なるので、他のＣＰＵへのデータ転送時間を短縮するこ
とができ、システム全体の処理速度向上をはかり得る情
報処理装置を提供できる。Therefore, according to the present invention, the C of one CPU
When data is transferred to a PU, data is transferred by connecting the selectable local memory connected to one CPU to another CPU, so the data transfer time to the other CPU is reduced. It is possible to provide an information processing device that can be shortened and improve the processing speed of the entire system.
第１図は本発明の一実施例の構成を示す系統図、第２図
および第３図はＣＰＵとセレクタブルローカルメモリと
の接続状態例を示す図である。
１〜４・・・ＣＰｊＪ，１１〜１４・・・ローカルメモ
リ、２０・・・７ルチＣＰＵバス、２１〜２４・・・ロ
ーカルバス、３０・・・共有メモリ、６１〜６４・・・
選択回路、７１〜７４・・・セレクタブルローカルメモ
リ。FIG. 1 is a system diagram showing the configuration of an embodiment of the present invention, and FIGS. 2 and 3 are diagrams showing examples of connection states between a CPU and a selectable local memory. 1-4...CPjJ, 11-14...Local memory, 20...7 multi-CPU bus, 21-24...Local bus, 30...Shared memory, 61-64...
Selection circuit, 71-74...Selectable local memory.
Claims (2)
る共有メモリと、前記各ＣＰＵのいずれか１つに選択的
に接続される複数のセレクタブルローカルメモリと、こ
れらセレクタブルローカルメモリと前記各ＣＰＵとの接
続状態を適時切換える切換手段とを具備したことを特徴
とする情報処理装置。(1) A plurality of CPUs, a shared memory shared by all of these CPUs, a plurality of selectable local memories selectively connected to any one of the CPUs, and a plurality of selectable local memories and each of the CPUs. 1. An information processing device comprising: switching means for timely switching the connection state between the information processing device and the information processing device;
ら出力される切換指令に応じて動作するものであること
を特徴とする特許請求の範囲第（１）項記載の情報処理
装置。(2) The information processing apparatus according to claim 1, wherein the switching means operates in response to a switching command output from any one of the CPUs.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6991286A JPS62226364A (en) | 1986-03-28 | 1986-03-28 | Information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6991286A JPS62226364A (en) | 1986-03-28 | 1986-03-28 | Information processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62226364A true JPS62226364A (en) | 1987-10-05 |
Family
ID=13416380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6991286A Pending JPS62226364A (en) | 1986-03-28 | 1986-03-28 | Information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62226364A (en) |
-
1986
- 1986-03-28 JP JP6991286A patent/JPS62226364A/en active Pending
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