JPS6221995Y2 - - Google Patents
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- JPS6221995Y2 JPS6221995Y2 JP12991781U JP12991781U JPS6221995Y2 JP S6221995 Y2 JPS6221995 Y2 JP S6221995Y2 JP 12991781 U JP12991781 U JP 12991781U JP 12991781 U JP12991781 U JP 12991781U JP S6221995 Y2 JPS6221995 Y2 JP S6221995Y2
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- Electric Clocks (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【考案の詳細な説明】
本考案は時計表示の他にアラーム、減算タイマ
ーなどの各種情報を表示する機能を備えた多機能
デジタル時計に関するものである。[Detailed Description of the Invention] The present invention relates to a multifunctional digital watch that has the function of displaying various information such as an alarm and a subtraction timer in addition to a clock display.
たとえば、時計表示、アラーム表示および減算
タイマー表示の3つの機能を備えた多機能デジタ
ル時計においては、各表示モードの識別を容易に
するために発光ダイオードなどからなる表示フラ
グを付加したものがある。従来、このような表示
フラグを駆動する場合には、第1図に示すよう
に、表示切替スイツチ1のオン操作毎に送出され
る1つのパルス信号を入力とするシフトレジスタ
2を設け、このシフトレジスタ2の出力により時
計フラグ点灯回路3a、アラームフラグ点灯回路
3bおよび減算タイマーフラブ点灯回路3cを順
次選択駆動することにより、これら点灯回路3a
〜3cに対応して表示部4に配設された表示フラ
グとしての複数の発光ダイオード8a〜8cを点
灯するように構成されている。この場合、前記表
示部4は、4桁のセグメント5−1〜5−4およ
びコロン6を含む計時表示部7と上記発光ダイオ
ード8a〜8cからなり、表示切替スイツチ1の
オン操作に伴なうパルス信号を表示モード選択信
号として計時表示部7の表示モードを発光ダイオ
ード8a〜8cに対応して切替えるものとなつて
いる。したがつて、表示切替スイツチ1から1つ
のパルス信号がシフトレジスタ2に入力される毎
にその出力は順次シフトして各発光ダイオード8
a〜8cを選択駆動することにより、各発光ダイ
オード8a〜8cの点灯によつて表示切替スイツ
チ1の選択操作に対応した計時表示部7の表示モ
ードを識別表示することができる。 For example, in a multifunctional digital watch that has three functions: a clock display, an alarm display, and a subtraction timer display, some display flags made of light emitting diodes or the like are added to facilitate identification of each display mode. Conventionally, when driving such a display flag, as shown in FIG. By sequentially selectively driving the clock flag lighting circuit 3a, alarm flag lighting circuit 3b, and subtraction timer flub lighting circuit 3c using the output of the register 2, these lighting circuits 3a
It is configured to light up a plurality of light emitting diodes 8a to 8c as display flags disposed on the display unit 4 in correspondence with 3c. In this case, the display section 4 is composed of a timekeeping display section 7 including four-digit segments 5-1 to 5-4 and a colon 6, and the light emitting diodes 8a to 8c. The display mode of the timekeeping display section 7 is switched corresponding to the light emitting diodes 8a to 8c using the pulse signal as a display mode selection signal. Therefore, each time one pulse signal is input from the display changeover switch 1 to the shift register 2, its output is sequentially shifted to each light emitting diode 8.
By selectively driving the light emitting diodes 8a to 8c, the display mode of the time measurement display section 7 corresponding to the selection operation of the display changeover switch 1 can be identified and displayed by lighting the respective light emitting diodes 8a to 8c.
しかし、このような従来のものでは、表示切替
スイツチ1からの情報をシフトレジスタ2に入力
しているため、前記スイツチ1のオン操作時に発
生するノイズなどによつてシフトレジスタ2が誤
動作しやすく、一度表示フラグが誤動作するとそ
れ以後表示フラグと計時表示部の表示モードが一
致しなくなるという不都合があつた。 However, in such a conventional device, since information from the display changeover switch 1 is input to the shift register 2, the shift register 2 is likely to malfunction due to noise generated when the switch 1 is turned on. Once the display flag malfunctions, there has been a problem in that the display mode of the display flag and the timekeeping display section no longer match.
本考案はこのような点に鑑みてなされたもの
で、時計表示部の表示モードに対応したセグメン
トおよびコロン信号を利用して表示フラグを点灯
駆動することにより、上記した従来の欠点を解消
した多機能デジタル時計を提供するものである。 The present invention has been developed in view of these points, and is a multi-function device that eliminates the above-mentioned drawbacks of the conventional technology by driving the display flag to light using segments and colon signals that correspond to the display mode of the clock display section. It provides a functional digital clock.
以下、図面を参照して本考案の実施例を説明す
る。 Embodiments of the present invention will be described below with reference to the drawings.
第2図は本考案の一実施例を示す要部の回路構
成図、第3図は表示部の構成図であり、表示モー
ドとして時計表示、アラーム表示および減算タイ
マー表示の3つの機能を備えた多機能デジタル時
計に適用した場合を示している。ここで、第1図
と同一部分には同一符号を用いてある。第2図に
おいて、10,11は第3図に示す計時表示部7
を構成する4桁のセグメント5−1〜5−4のう
ち時桁セグメント5−3,〜5−4の1位桁の2
つのセグメント片a3,b3をそれぞれ駆動するセグ
メント信号Sa3,Sb3が入力される入力端子、1
2は前記計時表示部7のコロン6を駆動するコロ
ン信号S0が入力される入力端子であり、これら入
力端子10〜12には計時表示部7の表示モード
に対応したセグメント信号Sa3,Sb3およびコロ
ン信号S0がそれぞれ入力されている。このとき、
第3図に示す計時表示部7において、時計表示は
コロン6を1Hzの周期で点滅させながら4桁のセ
グメント5−1〜5−4にて時分表示を行ない、
アラーム表示はコロン6を点灯させて4桁のセグ
メント5−1〜5−4で時分表示を行なう。そし
て、減算タイマー表示は4桁のセグメント5−1
〜5−4のうち分桁セグメント5−1,5−2で
分表示(max.59分)を行なうものとなつてい
る。したがつて、前記2つのセグメント片a3,b3
は、時計表示およびアラーム表示のときいずれか
一方が常に点灯するのに対し、減算タイマー表示
のとき常に消灯することになる。 Figure 2 is a circuit configuration diagram of the main part showing one embodiment of the present invention, and Figure 3 is a configuration diagram of the display section, which has three display modes: clock display, alarm display, and subtraction timer display. The case where it is applied to a multi-functional digital watch is shown. Here, the same reference numerals are used for the same parts as in FIG. In FIG. 2, 10 and 11 are clock display parts 7 shown in FIG.
Of the four-digit segments 5-1 to 5-4 that make up the hour digit segments 5-3 and 5-4 , the first digit 2
Input terminal 1 to which segment signals Sa 3 and Sb 3 that drive the two segment pieces a 3 and b 3 are input, respectively;
Reference numeral 2 designates an input terminal to which a colon signal S 0 for driving the colon 6 of the timekeeping display section 7 is input, and these input terminals 10 to 12 receive segment signals Sa 3 and Sb corresponding to the display mode of the timekeeping display section 7. 3 and colon signal S0 are respectively input. At this time,
In the time display section 7 shown in FIG. 3, the clock display displays hours and minutes in four-digit segments 5-1 to 5-4 while blinking the colon 6 at a frequency of 1 Hz.
The alarm is displayed by lighting up the colon 6 and displaying hours and minutes in four-digit segments 5-1 to 5-4 . And the subtraction timer display is 4-digit segment 5-1
-5-4 , minute digit segments 5-1 and 5-2 are used to display minutes (max. 59 minutes). Therefore, the two segment pieces a 3 , b 3
Either one is always lit when the clock display or the alarm display is displayed, but it is always turned off when the subtraction timer display is displayed.
また、13は前記セグメント信号Sa3,Sb3を
入力とするノアゲート、14は前記コロン信号S0
を入力端子Aに入力とするモノマルチ回路であ
り、このモノマルチ回路14は時計表示に際し送
出される1Hzの点滅に伴なうコロン信号S0が入力
されるとその立上りでトリガーして抵抗15およ
びコンデンサ16で定められた時間だけ出力Qを
“1”とする。すなわち、モノマルチ回路14は
そのオン時間を1秒以上設定することによつて1
Hzのコロン信号S0が入力される間出力Qを“1”
とし、それ以外のときは出力Qを“0”とするも
のとなつている。17,18はインバータ、1
9,20はアンドゲート、21aはアンドゲート
19の出力によつて動作する時計フラグ点灯回
路、21bはアンドゲート20の出力によつて動
作するアラームフラグ点灯回路、21cはノアゲ
ート13の出力によつて動作する減算タイマーフ
ラグ点灯回路であり、これら点灯回路21a〜2
1cは第3図に示すように、表示部4に配設され
る発光ダイオード8a〜8cを点灯駆動するもの
となつている。このとき、計時表示部7は従来と
同様に表示切替スイツチ1(第1図参照)の選択
操作に応じて表示モードを切替えるようになつて
いる。なお、22〜24はダイオード、25〜2
7は抵抗である。ここで、入力端子10,11、
ノアゲート13、ダイオード22,23、抵抗2
5,26により第1の論理回路が構成され、入力
端子12、モノマルチ回路14、抵抗15,2
7、コンデンサ16、ダイオード24により第2
の論理回路が構成され、そして、インバータ1
7,18、アンドゲート19,20により第3の
論理回路が構成される。 Further, 13 is a NOR gate that receives the segment signals Sa 3 and Sb 3 as input, and 14 is a NOR gate that receives the colon signal S 0 .
This is a mono multi-circuit that inputs to the input terminal A, and this mono multi-circuit 14 is triggered at the rising edge of the colon signal S0 accompanying the 1 Hz blinking sent out when displaying the clock and is triggered by the resistor 15. Then, the output Q is set to "1" for a time determined by the capacitor 16. That is, the mono multi-circuit 14 can be turned on by setting its on time to 1 second or more.
Output Q is “1” while Hz colon signal S 0 is input.
In other cases, the output Q is set to "0". 17 and 18 are inverters, 1
9 and 20 are AND gates, 21a is a clock flag lighting circuit operated by the output of the AND gate 19, 21b is an alarm flag lighting circuit operated by the output of the AND gate 20, and 21c is operated by the output of the NOR gate 13. This is a subtraction timer flag lighting circuit that operates, and these lighting circuits 21a to 2
As shown in FIG. 3, 1c drives light emitting diodes 8a to 8c disposed in the display section 4 to light up. At this time, the timekeeping display section 7 is adapted to switch the display mode in accordance with the selection operation of the display changeover switch 1 (see FIG. 1), as in the conventional case. In addition, 22 to 24 are diodes, 25 to 2
7 is resistance. Here, input terminals 10, 11,
NOR gate 13, diodes 22, 23, resistor 2
5 and 26 constitute a first logic circuit, which includes an input terminal 12, a monomulti circuit 14, and resistors 15 and 2.
7, the second by capacitor 16 and diode 24
A logic circuit is constructed, and an inverter 1
7, 18 and AND gates 19, 20 constitute a third logic circuit.
次に上記実施例の動作を説明する。ここで、入
力端子10,11に入力されるセグメント信号
Sa3,Sb3はセグメント片a3,b3の点灯時に“1”
その消灯時に“0”とするものとする。しかし
て、時計表示の場合は、第3図に示すセグメント
片a3,b3のいずれか一方が常に点灯するととも
に、コロン6が1Hzの周期で点滅する。これによ
りノアゲート13にはセグメント信号Sa3,Sb3
としていずれ一方が常時“1”となる信号が入力
され、その出力は“0”となる。このとき、モノ
マルチ回路14はコロン6の点滅に伴なう1Hzの
コロン信号S0が入力される間その出力Qが“1”
となり、アンドゲート19には前記ノアゲート1
3の出力“0”をインバータ17で反転した出力
の“1”と前記モノマルチ回路14の出力Qの
“1”とが入力される。したがつて、アンドゲー
ト19は、その出力が“1”となつて時計フラグ
点灯回路21aを駆動し、その発光ダイオード8
aがたとえば赤色で点灯して時計表示を行なう。 Next, the operation of the above embodiment will be explained. Here, segment signals input to input terminals 10 and 11
Sa 3 and Sb 3 are “1” when segment pieces a 3 and b 3 are lit
It shall be set to "0" when the light is turned off. Thus, in the case of a clock display, one of the segment pieces a 3 and b 3 shown in FIG. 3 is always lit, and the colon 6 blinks at a cycle of 1 Hz. As a result, the segment signals Sa 3 and Sb 3 are input to the NOR gate 13.
A signal is input, one of which is always "1", and its output becomes "0". At this time, the output Q of the monomulti circuit 14 is "1" while the 1Hz colon signal S 0 accompanying the flashing of the colon 6 is input.
Therefore, the AND gate 19 has the above-mentioned NOAH gate 1.
The output "1" obtained by inverting the output "0" of No. 3 by the inverter 17 and the "1" output Q of the mono multi-circuit 14 are input. Therefore, the output of the AND gate 19 becomes "1" and drives the clock flag lighting circuit 21a, and the light emitting diode 8
For example, a lights up in red to display a clock.
また、アラーム表示の場合は、時計表示と同様
にセグメント片a3,b3のいずれか一方が常に点灯
するのに対し、コロン6が常時点灯する。そのた
め、ノアゲート13は出力が“0”となる。また
モノマルチ回路14はコロン6の点灯に伴なうコ
ロン信号S0の立上りでトリガーするが、それ以後
はトリガーされずトリガー時の出力を無視すると
その出力Qが“0”となる。すると、アンドゲー
ト20には前記ノアゲート13の出力“0”をイ
ンバータ17で反転した出力の“1”とモノマル
チ回路14の出力Qの“0”をインバータ18で
反転した出力の“1”とが入力される。これによ
り、アンドゲート20はその出力が“1”となつ
てアラームフラグ点灯回路21bを駆動し、その
発光ダイオード8bがたとえば黄色で点灯してア
ラーム表示を行なう。 Further, in the case of an alarm display, one of the segment pieces a 3 and b 3 is always lit as in the case of a clock display, whereas the colon 6 is always lit. Therefore, the output of the NOR gate 13 becomes "0". Further, the mono multi circuit 14 is triggered at the rise of the colon signal S 0 in conjunction with the lighting of the colon 6, but is not triggered thereafter and its output Q becomes "0" if the output at the time of triggering is ignored. Then, the AND gate 20 receives the output "1" obtained by inverting the output "0" of the NOR gate 13 by the inverter 17, and the output "1" obtained by inverting the "0" of the output Q of the mono multi circuit 14 by the inverter 18. is input. As a result, the output of the AND gate 20 becomes "1" and drives the alarm flag lighting circuit 21b, and the light emitting diode 8b lights up in yellow for example to display an alarm.
さらに、減算タイマー表示の場合は、セグメン
ト片a3,b3が常時消灯するため、ノアゲート13
にはセグメント信号Sa3,Sb3として共に“0”
の信号が入力されてその出力が“1”となるのに
対し、モノマルチ回路14の出力Qは“0”とな
る。その結果、前記ノアゲート13はその出力の
“1”によつて減算タイマーフラグ点灯回路21
cを駆動し、その発光ダイオード8cがたとえば
緑色で点灯して減算タイマー表示を行なうことに
なる。 Furthermore, in the case of subtraction timer display, segment pieces a 3 and b 3 are always off, so Noah Gate 13
The segment signals Sa 3 and Sb 3 are both “0”.
When the signal is inputted, its output becomes "1", whereas the output Q of the mono multi circuit 14 becomes "0". As a result, the NOR gate 13 uses the output "1" to cause the subtraction timer flag lighting circuit 21 to
The light emitting diode 8c lights up, for example, in green to display a subtraction timer.
なお、本考案は上記実施例のものに限定される
ことなく、表示モードとして時計表示、アラーム
表示および減算タイマー表示以外の機能を備えた
ものにも応用したり、また複数のフラグ点灯回路
を選択駆動する論理回路も計時表示部からのセグ
メントおよびコロン信号に応じてその他の論理素
子の組合せによつて構成したり、種々の変更を行
なうことができる。 The present invention is not limited to the above-mentioned embodiments, and may be applied to display modes with functions other than clock display, alarm display, and subtraction timer display, and may also be applied to display modes that include multiple flag lighting circuits. The driving logic circuit can also be configured by a combination of other logic elements or can be modified in various ways depending on the segment and colon signals from the time display section.
以上説明したように本考案によれば、計時表示
部の表示モードに対応したセグメントおよびコロ
ン信号を利用して表示フラグを点灯駆動すること
により、従来のように表示切替スイツチの操作時
に発生するノイズ等によつて誤動作することな
く、常に表示フラグ計時表示部の表示モードを一
致させることができる効果がある。 As explained above, according to the present invention, by lighting the display flag using the segment and colon signals corresponding to the display mode of the timekeeping display section, noise generated when operating the display changeover switch as in the conventional method can be avoided. This has the advantage that the display mode of the display flag and time measurement display section can always be made to match without causing malfunctions due to such factors.
第1図は従来方式の基本的な回路構成図、第2
図は本考案の一実施例を示す要部の回路構成図、
第3図は表示部の構成図である。
5−1〜5−4……4桁のセグメント、6……
コロン、7……計時表示部、8a〜8c……発光
ダイオード(表示フラグ)、10〜12……入力
端子、13……ノアゲート、14……モノマルチ
回路、15……抵抗、16……コンデンサ、1
7,18……インバータ、19,20……アンド
ゲート、21a……時計フラグ点灯回路、21b
……アラームフラグ点灯回路、21c……減算タ
イマーフラグ点灯回路。
Figure 1 is the basic circuit configuration diagram of the conventional method, Figure 2
The figure is a circuit configuration diagram of the main part showing one embodiment of the present invention.
FIG. 3 is a configuration diagram of the display section. 5-1 to 5-4 ... 4-digit segment, 6...
Colon, 7...Time display section, 8a-8c...Light emitting diode (display flag), 10-12...Input terminal, 13...Nor gate, 14...Mono multi circuit, 15...Resistor, 16...Capacitor ,1
7, 18... Inverter, 19, 20... AND gate, 21a... Clock flag lighting circuit, 21b
...Alarm flag lighting circuit, 21c...Subtraction timer flag lighting circuit.
Claims (1)
表示部と複数の表示フラグとを備え、表示切替ス
イツチの選択操作に対応した前記計時表示部の表
示モードを前記表示フラグにて識別表示するよう
にした多機能デジタル時計において、所定桁のセ
グメントを駆動する複数の信号が入力され、その
いずれもが入力されていないとき第1レベルの論
理信号を出力し、その少なくとも1つが入力され
ているとき第2レベルの論理信号を出力する第1
の論理回路と、コロンを駆動する信号が入力さ
れ、この信号が点滅信号のとき第1レベルの論理
信号を出力し、連続点灯信号のとき第2レベルの
論理信号を出力する第2の論理回路と、第1の論
理回路の論理信号と第2の論理回路の論理信号が
入力され、第1の論理回路の第2レベルの論理信
号と第2の論理回路の第1レベルの論理信号が入
力されたとき第1の出力端子から第1レベルの論
理信号を出力し、第1の論理回路の第2レベルの
論理信号と第2の論理回路の第2レベルの論理信
号が入力されたとき第2の出力端子から第1レベ
ルの論理信号を出力する第3の論理回路と、第3
の論理回路の第1の出力端子から出力される第1
レベルの論理信号を入力して第1の表示フラグを
駆動する回路と、第3の論理回路の第2の出力端
子から出力される第1レベルの論理信号を入力し
て第2の表示フラグを駆動する回路と、第1の論
理回路から出力される第1レベルの論理信号を入
力して第3の表示フラグを駆動する回路とからな
る多機能デジタル時計。 A multi-function device comprising a clock display section consisting of multiple digit segments and colons and a plurality of display flags, the display flags identifying and displaying the display mode of the clock display section corresponding to a selection operation of a display changeover switch. In a digital clock, a plurality of signals that drive segments of predetermined digits are input, and when none of them are input, a first level logic signal is output, and when at least one of them is input, a second level logic signal is output. the first outputting a logic signal;
and a second logic circuit which receives a signal to drive the colon, outputs a first level logic signal when the signal is a blinking signal, and outputs a second level logic signal when the signal is a continuous lighting signal. Then, the logic signal of the first logic circuit and the logic signal of the second logic circuit are input, and the second level logic signal of the first logic circuit and the first level logic signal of the second logic circuit are input. When the second level logic signal of the first logic circuit and the second level logic signal of the second logic circuit are input, the first level logic signal is output from the first output terminal. a third logic circuit that outputs a first level logic signal from the second output terminal;
The first signal output from the first output terminal of the logic circuit of
A circuit inputs a level logic signal to drive the first display flag, and a circuit inputs the first level logic signal output from the second output terminal of the third logic circuit to drive the second display flag. A multifunctional digital timepiece comprising a driving circuit and a circuit that inputs a first level logic signal output from a first logic circuit to drive a third display flag.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12991781U JPS5834086U (en) | 1981-08-31 | 1981-08-31 | multifunctional digital clock |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12991781U JPS5834086U (en) | 1981-08-31 | 1981-08-31 | multifunctional digital clock |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5834086U JPS5834086U (en) | 1983-03-05 |
JPS6221995Y2 true JPS6221995Y2 (en) | 1987-06-04 |
Family
ID=29923573
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12991781U Granted JPS5834086U (en) | 1981-08-31 | 1981-08-31 | multifunctional digital clock |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5834086U (en) |
-
1981
- 1981-08-31 JP JP12991781U patent/JPS5834086U/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS5834086U (en) | 1983-03-05 |
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