JPS62216526A - Digital phase synchronizing circuit - Google Patents
Digital phase synchronizing circuitInfo
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- JPS62216526A JPS62216526A JP61058295A JP5829586A JPS62216526A JP S62216526 A JPS62216526 A JP S62216526A JP 61058295 A JP61058295 A JP 61058295A JP 5829586 A JP5829586 A JP 5829586A JP S62216526 A JPS62216526 A JP S62216526A
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- 230000003111 delayed effect Effects 0.000 claims description 3
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【発明の詳細な説明】
(産業上の利用分野〉
本発明は、デジタル位相同期回路における同期確立回路
に関するbのCある。DETAILED DESCRIPTION OF THE INVENTION (Industrial Application Field) The present invention relates to a synchronization establishment circuit in a digital phase synchronization circuit.
(従来の技術)
第2図は従来の同期確立回路図で、位相比較回路1は、
ここで同期制御の対象となる入力信号へと、後記するカ
ウンタ3からの同期制御された出力信号Bとの位相を比
較して、第3図に示ずように、信号Bが信>+Δより進
んCいる場合は信S3Δの立上りにおいて「状fl12
Jに示す比較出力Cのパルスを発生し、そして近れ(い
る場合は同様に信号への立上りにおいて「状態3」に示
す比較出力りのパルスを発生し、同期し−(いる場合は
[状f11:1Jに示づようにこれら各比較出力C1D
はパルスを発生しないようにしCいる。制御回路2は、
各比較出力C,Dと、第3図に示すクロックCLK (
説明の都合上、その周期は信号Δの1/4倍とザる)と
を受けて、信号Δと8とが同期している場合は、「状f
lllJに示すように信号Aと同期して且つ信号Aの1
/2倍の周期の信号Eが出力されるようにしている。そ
して、出力Cにパルスがあるときは、「状(ぷ2」にポ
リ−ように、当該パルスに引続く以後の信号Eは、クロ
ックCLKの1周II分遅れた位相で出力され、出力り
にパルスがあるときは、[状態3]に示すように、同様
に、当該パルスに引続く以後の信号Eは、クロックCL
Kの1周期分進んだ位相で出力されるようにしている。(Prior art) Figure 2 is a conventional synchronization establishment circuit diagram, in which the phase comparator circuit 1 is
Here, the phase of the input signal to be synchronously controlled is compared with the synchronously controlled output signal B from counter 3, which will be described later, and as shown in FIG. If C is progressing, "state fl12" is displayed at the rise of signal S3Δ
Generates a pulse of the comparison output C shown in J, and similarly generates a pulse of the comparison output C shown in "state 3" at the rising edge of the signal in the vicinity (if there is one), and synchronizes with the pulse of the comparison output shown in "state 3". As shown in f11:1J, each of these comparison outputs C1D
C, so as not to generate pulses. The control circuit 2 is
Each comparison output C, D and clock CLK (
For convenience of explanation, the period is assumed to be 1/4 times that of the signal Δ).If the signals Δ and 8 are synchronized, then the condition f
1 of signal A and in synchronization with signal A as shown in lllJ.
/2 times the period is outputted. Then, when there is a pulse in the output C, the subsequent signal E following the pulse is output with a phase delayed by one cycle II of the clock CLK, and the output signal is Similarly, when there is a pulse in the clock CL, as shown in [state 3], the subsequent signal E following the pulse is the clock CL.
It is designed to output at a phase that is one cycle ahead of K.
カウンタ回路3は、各入出力信号E、F、G。The counter circuit 3 receives each input/output signal E, F, and G.
Bと対応さけてそれぞれにダッシュを付してその構成と
動作を第4図と第5図に示しでおり、第4図、第5図に
おいて、カウントスタート値の入力F′に応じて、スタ
ートタイミング信@G−を受(プて、クロック人力E−
を1/2に分周した出力(n号B−を冑るにうにしたも
のである。スタートタイミング信号G′の発生時点につ
いて、第4図のLDIのように、カウントスタート1i
riF=がトルベルであると出力信号13′はトルベル
から出力開始され、LD2のように、同様に1=−が1
−ルベルであると出力(、H号B−はPIレベルから出
力開始される。第2図においては信号F、Gは共通にト
ルベルとしてあり、この場合出力Bはカウントスターl
〜flIFと関係なしにクロックFを分周りる。The configuration and operation are shown in Figures 4 and 5 with a dash added to each line to avoid correspondence with B. In Figures 4 and 5, the start timing is changed according to the input F' of the count start value. Receive the message @G- (Put, clock human power E-
This is the output obtained by dividing the frequency of
When riF= is a trubel, the output signal 13' starts to be output from a trubel, and like LD2, 1=- becomes 1.
- If it is a torque level, the output (H No. B- starts outputting from the PI level. In Fig. 2, the signals F and G are common as a torque level, and in this case, the output B is a count star l level.
- It rotates around the clock F regardless of flIF.
例えば、第3図の「状態2」のように、その初期におい
て、信号Bが信号Aより進んでいると、引続く信号Eの
周期がクロックCL Kの1周期分だけ長くなり、よっ
て信号Bを送らVる方向に作用する。この動作は、「状
態1」のように、同期するまで信号Aの周期毎に繰り返
される。従って、信号AとBの位相差を1 、クロッ
クCLKの1周期をt 、信号Aの1周期をtAとす
ると、C1,に
同期確立するまでの時間Tは、
T=tA Xt八−B / tCl−にとなる。For example, as in "state 2" in FIG. 3, if signal B is ahead of signal A at the beginning, the period of subsequent signal E will be longer by one period of clock CLK, and therefore signal B It sends V and acts in the direction. This operation is repeated every cycle of signal A until synchronization is achieved, as in "state 1". Therefore, if the phase difference between signals A and B is 1, one period of clock CLK is t, and one period of signal A is tA, then the time T required to establish synchronization with C1 is T=tA Xt8-B/ It becomes tCl-.
(発明が解決しようとする問題点)
しかしながら、上記の構成の回路においては、り1〕ツ
クCLKの1周期分のジッタが存在することになり、ジ
ッタ幅を小さくするためにり[」ツクCLKの周波数を
高くすると、同期確立時間が多くかかるという問題があ
った。(Problem to be Solved by the Invention) However, in the circuit with the above configuration, there is jitter for one period of R1]TsukuCLK, and in order to reduce the jitter width, There is a problem in that increasing the frequency takes a long time to establish synchronization.
(問題点を解決するための手段)
本発明は、入力信号と同期をとるための信号を出力する
同期信号出力回路と、前記入力信号の周期を細分した所
定のクロック毎に前記同期信号出力回路のイコ号を前記
入力信号と比較して位相の遅れあるいは進みを判別した
13号を前記入力信号と同期して出力する位相比較回路
と、前記同期信号出力回路に対して前記判別した信号に
応じた位相補正信号を与える制御回路とを備えている位
相制御回路におい(、前記入力信号の有無を検出し′C
C大入力信号ある場合は前記位相補正信号を前記同期信
号出力回路に対して有効ならしめる検出回路と、前記入
力信号が該入力信号の予定の周期を上まわる所定の時間
にわたって該入力信号が無い場合はそのt並に該入力1
3号が有るまで前記同1!11信号出力回路の出力状態
を保持せしめるタイマとを設りたちのである。(Means for Solving the Problems) The present invention provides a synchronization signal output circuit that outputs a signal for synchronizing with an input signal, and a synchronization signal output circuit that outputs a signal for synchronizing with an input signal, and a synchronization signal output circuit that outputs a signal for each predetermined clock that is obtained by subdividing the period of the input signal. a phase comparison circuit that compares the equal sign of the input signal with the input signal to determine whether the phase is delayed or advanced, and outputs the signal No. 13 in synchronization with the input signal; and the synchronization signal output circuit in response to the determined signal. and a control circuit that provides a phase correction signal for detecting the presence or absence of the input signal.
a detection circuit that makes the phase correction signal effective for the synchronization signal output circuit when a large input signal is present; and a detection circuit that makes the phase correction signal effective for the synchronization signal output circuit when there is a large input signal; In that case, the input 1 as well as that t
A timer is provided to maintain the output state of the 1!11 signal output circuit until No. 3 is received.
〈作用)
入力15号が所定の時間にわたって無いとぎは同1!1
1信作が停止され、引続く入力信号の発生時を起点とし
て、同期信号出力回路が作動開始して、よってその作動
開始において同期する。(Effect) If input No. 15 is not present for a predetermined period of time, same 1!1
1 signal operation is stopped, and the synchronizing signal output circuit starts operating from the time when the subsequent input signal is generated, and therefore synchronizes at the start of the operation.
(実施例)
第1図は本発明の実施例を示す同期確立回路であって、
位相比較回路4、制御回路5、カウンタ回路6は、それ
ぞれ第2図にお【プる同一の名称のものと同等である。(Embodiment) FIG. 1 shows a synchronization establishment circuit showing an embodiment of the present invention,
The phase comparator circuit 4, control circuit 5, and counter circuit 6 are the same as those shown in FIG. 2 with the same names.
カウンタ回路6は、カウントスタート値TとしてHレベ
ル信号を受け、スタートタイミング信号Uとして、フリ
ップフ【]ツブ(FF)7の出ツノQを受けている。フ
リップフロップ7は、そのセット用端子Sにインバータ
8を介して入力信I Jの反転信号Vを受けていて、入
力信号JIfiHレベルとなると、以後信号Uを1−ル
ベルとして、第2図におけると同様な制御を行う。The counter circuit 6 receives an H level signal as a count start value T, and receives an output horn Q of a flip flop (FF) 7 as a start timing signal U. The flip-flop 7 receives an inverted signal V of the input signal IJ at its set terminal S via the inverter 8, and when the input signal JIfiH level is reached, the signal U is set to 1-level and the signal shown in FIG. Perform similar control.
タイマ回路9は、そのリセット用端子Rに信号Vを受け
ていて、入力信9Jが、第6図に示すように所定の時間
T6にわたってLレベルとなると、その出力信号WがL
レベルとなり、このときフリップフロップ7がリセット
されて、カウンタ回路6のスタートタイミング信号Uを
Lレベルにする。The timer circuit 9 receives a signal V at its reset terminal R, and when the input signal 9J becomes L level for a predetermined time T6 as shown in FIG.
At this time, the flip-flop 7 is reset and the start timing signal U of the counter circuit 6 is set to the L level.
なお、前記時間T6は入力信号Jの周1υ1より若干長
く設定している。Note that the time T6 is set to be slightly longer than the period 1υ1 of the input signal J.
第6図は第1図の回路の各タイミングを示Jものであり
、時刻し、にJ5いて、入力信号JがLレベルとなって
、これが時間T6に達成しても人力信号Jが無い場合に
は、タイマ9の出力Wがしレベルとなってフリップフロ
ップ7がリセットされ、スタートタイミング信号UはL
レベルとなる。J:って、カウンタ回路6の出力には信
号Pの立上り時点LD3において]」レベルとなり、こ
れが人力信Q JがLレベルとなっている時間にわたっ
て保持される。時刻t2において、人力信号JがHレベ
ルとなると、フリップフロップ7はセットされて、カウ
ンタ回路6がスタートする。よってこのスター1〜時点
にお()る信@には入力信号Jと同期する。Fig. 6 shows each timing of the circuit shown in Fig. 1. When time is J5, input signal J becomes L level, and even if this is achieved at time T6, there is no human input signal J. , the output W of the timer 9 becomes low level, the flip-flop 7 is reset, and the start timing signal U becomes low.
level. J:, the output of the counter circuit 6 becomes the level LD3 at the rising edge of the signal P, and this level is maintained for the time that the human input signal QJ is at the L level. At time t2, when the human input signal J becomes H level, the flip-flop 7 is set and the counter circuit 6 starts. Therefore, the signal () @ at this time point 1~ is synchronized with the input signal J.
(発明の効果)
以上説明したように、本発明にJ、れば、入力信号が生
じると動作クロックの周波数と無関係に即時に同期が1
0られるので、入力が印加されてからの安定動作の開始
が高速となり、特に高速同期処理を必要とするシステム
に対して有効どなる。(Effects of the Invention) As explained above, according to the present invention, when an input signal is generated, synchronization is immediately achieved regardless of the frequency of the operating clock.
0, the start of stable operation after input is applied is quick, which is especially effective for systems requiring high-speed synchronization processing.
第1図は本発明の実施例を示す同期確立回路、第2図は
従来例を示す同期確立回路、第3図は第2図の回路の動
作タイミングチャート、第4図はカウンタ回路の説明図
、第5図は第4図の回路の動作タイミングチャート、第
6図は第1図の回路の動作タイミングチャートである。
7・・・フリップフロップブ(検出回路)、9・・・タ
イマ回路。Fig. 1 is a synchronization establishment circuit showing an embodiment of the present invention, Fig. 2 is a synchronization establishment circuit showing a conventional example, Fig. 3 is an operation timing chart of the circuit in Fig. 2, and Fig. 4 is an explanatory diagram of a counter circuit. , FIG. 5 is an operation timing chart of the circuit shown in FIG. 4, and FIG. 6 is an operation timing chart of the circuit shown in FIG. 7...Flip-flop block (detection circuit), 9...Timer circuit.
Claims (1)
力回路と、前記入力信号の周期を細分した所定のクロッ
ク毎に前記同期信号出力回路の信号を前記入力信号と比
較して位相の遅れあるいは進みを判別した信号を前記入
力信号と同期して出力する位相比較回路と、前記同期信
号出力回路に対して前記判別した信号に応じた位相補正
信号を与える制御回路とを備えている位相制御回路にお
いて、 前記入力信号の有無を検出して該入力信号がある場合は
前記位相補正信号を前記同期信号出力回路に対して有効
ならしめる検出回路と、 前記入力信号が該入力信号の予定の周期を上まわる所定
の時間にわたって該入力信号が無い場合はその後に該入
力信号が有るまで前記同期信号出力回路の出力状態を保
持せしめるタイマとを設けてなる デジタル位相同期回路。[Scope of Claims] A synchronization signal output circuit that outputs a signal for synchronizing with an input signal, and a signal of the synchronization signal output circuit is compared with the input signal every predetermined clock that is obtained by subdividing the period of the input signal. a phase comparator circuit that outputs a signal that determines whether the phase is delayed or advanced in synchronization with the input signal; and a control circuit that provides a phase correction signal corresponding to the determined signal to the synchronization signal output circuit. The phase control circuit includes: a detection circuit that detects the presence or absence of the input signal and, if the input signal is present, makes the phase correction signal valid for the synchronization signal output circuit; and a timer for holding the output state of the synchronizing signal output circuit until the input signal is present if the input signal is not present for a predetermined period exceeding a scheduled period of the signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61058295A JPH07120943B2 (en) | 1986-03-18 | 1986-03-18 | Digital phase synchronization circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61058295A JPH07120943B2 (en) | 1986-03-18 | 1986-03-18 | Digital phase synchronization circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62216526A true JPS62216526A (en) | 1987-09-24 |
JPH07120943B2 JPH07120943B2 (en) | 1995-12-20 |
Family
ID=13080226
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61058295A Expired - Fee Related JPH07120943B2 (en) | 1986-03-18 | 1986-03-18 | Digital phase synchronization circuit |
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Country | Link |
---|---|
JP (1) | JPH07120943B2 (en) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS52104856A (en) * | 1976-02-27 | 1977-09-02 | Fujitsu Ltd | Phase synchronization |
-
1986
- 1986-03-18 JP JP61058295A patent/JPH07120943B2/en not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS52104856A (en) * | 1976-02-27 | 1977-09-02 | Fujitsu Ltd | Phase synchronization |
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Publication number | Publication date |
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JPH07120943B2 (en) | 1995-12-20 |
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