JP2527263B2 - Phase synchronization circuit - Google Patents
Phase synchronization circuitInfo
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Description
【発明の詳細な説明】 〔概 要〕 入力信号に対して位相が同期した信号を出力する位相
同期回路に関し， 位相合わせに要する時間を短縮することを目的とし， クロック発生器と，クロックに基づき出力信号を発生
する出力信号発生回路と，入力信号と出力信号との位相
差を検出する位相比較回路とを有し，位相差の検出期間
に，クロック発生器のクロック停止制御を行って，出力
信号発生回路からの出力信号の位相を，上記位相差の検
出期間中上記位相差がクロック単位に一定の割合で縮小
するように変化させて位相合わせを行う位相同期回路に
おいて，上記位相差の検出期間に検出された位相差の情
報を記憶するバッファを設け，上記位相差の検出期間以
外の期間中に，上記バッファに記憶されている位相差の
情報を参照して，クロック発生器のクロック停止制御を
行い，位相差の検出期間以外の期間中も，上記出力信号
発生回路からの出力信号の位相を，上記位相差が一定の
割合で縮小するように変化させる制御を，位相差が解消
されるまで継続するように構成した。DETAILED DESCRIPTION OF THE INVENTION [Overview] A phase-locked loop circuit that outputs a signal whose phase is synchronized with an input signal is aimed at shortening the time required for phase matching. It has an output signal generation circuit that generates an output signal and a phase comparison circuit that detects the phase difference between the input signal and the output signal, and performs clock stop control of the clock generator during the phase difference detection period to output the signal. A phase synchronization circuit that performs phase matching by changing the phase of the output signal from the signal generation circuit so that the phase difference is reduced at a constant rate in clock units during the phase difference detection period. A buffer for storing information on the phase difference detected during the period is provided, and the clock is referred to by referring to the information on the phase difference stored in the buffer during a period other than the period for detecting the phase difference. The clock stop control of the generator is performed, and the control of changing the phase of the output signal from the output signal generation circuit so as to reduce the phase difference at a constant rate even during the period other than the phase difference detection period, It is configured to continue until the phase difference is eliminated.
本発明は，入力信号に対して位相が同期した信号を出
力する位相同期回路に関し，特に位相同期に要する時間
を短縮した位相同期回路に関する。The present invention relates to a phase synchronization circuit that outputs a signal whose phase is synchronized with an input signal, and more particularly to a phase synchronization circuit that shortens the time required for phase synchronization.
従来の位相同期回路では入力信号と出力信号の位相差
を補正できる期間が，入力信号と出力信号間に位相差が
検出されて位相差信号が生じている期間内に限られてい
た。本発明では，実質的に位相差を補正できる有効期間
を位相差信号の後の期間にまで延長して短時間に位相同
期化制御が行われるようにした。In the conventional phase synchronization circuit, the period during which the phase difference between the input signal and the output signal can be corrected is limited to the period during which the phase difference is detected between the input signal and the output signal and the phase difference signal is generated. In the present invention, the effective period during which the phase difference can be substantially corrected is extended to the period after the phase difference signal so that the phase synchronization control is performed in a short time.
第９図に従来の位相同期回路の基本構成を示し，第10
図はその動作タイミング図を示す。第９図中,1は入力信
号と出力信号の位相差を検出する位相比較回路,2はクロ
ックを発生するクロック発生器,3は出力信号を発生する
出力信号発生回路である。Fig. 9 shows the basic structure of a conventional phase-locked loop.
The figure shows the operation timing chart. In FIG. 9, 1 is a phase comparison circuit for detecting a phase difference between an input signal and an output signal, 2 is a clock generator for generating a clock, and 3 is an output signal generation circuit for generating an output signal.
出力信号発生回路３はカウンタで構成され，クロック
発生器２が発生したクロックを分周して出力信号を生成
する。The output signal generation circuit 3 is composed of a counter and divides the clock generated by the clock generator 2 to generate an output signal.
位相比較回路１は，入力信号と出力信号の位相を比較
し，位相差信号を出力する。第10図の（ａ），（ｂ），
（ｃ）は，それぞれ出力信号，入力信号，位相差信号の
例を示す。The phase comparison circuit 1 compares the phases of the input signal and the output signal and outputs a phase difference signal. 10 (a), (b),
(C) shows an example of an output signal, an input signal, and a phase difference signal, respectively.
位相比較は，出力信号の立下りから入力信号の立下り
までについて行われ，位相差検出期間と呼ばれる。これ
に対して入力信号の立下りから出力信号の立下りまでは
非位相差検出期間と呼ばれる。この位相差検出期間と非
位相差検出期間とを合わせた期間が位相差信号の１周期
となる。The phase comparison is performed from the fall of the output signal to the fall of the input signal, and is called the phase difference detection period. On the other hand, the period from the fall of the input signal to the fall of the output signal is called a non-phase difference detection period. A period including the phase difference detection period and the non-phase difference detection period is one cycle of the phase difference signal.
この位相差信号が第９図のクロック発生器２に加えら
れると，クロック発生器２は第10図の位相差検出期間の
間クロックを停止して出力信号発生回路３が生成する出
力信号の位相を遅らせ，入力信号に同期化させる。When this phase difference signal is applied to the clock generator 2 of FIG. 9, the clock generator 2 stops the clock during the phase difference detection period of FIG. 10 and the phase of the output signal generated by the output signal generating circuit 3 is changed. Delay and synchronize with the input signal.
しかし何らかの理由によってクロックを停止できる時
間幅に制限がある場合には，クロック発生器２におい
て，位相差検出期間中に完全にクロックを停止するので
はなく，一定の割合だけたとえば第11図に示す例のよう
に10クロックに１クロックだけ，停止したクロックを生
成して，位相差信号の１周期に出力信号の位相を一定の
割合だけ遅らせ，長時間に亘って少しずつ位相差を縮小
していくことにより，位相合わせを行うようにする。However, if there is a limit to the time width during which the clock can be stopped for some reason, the clock generator 2 does not completely stop the clock during the phase difference detection period, but a certain proportion, for example, as shown in FIG. As in the example, generate a stopped clock for every 10 clocks, delay the phase of the output signal by a certain percentage in one cycle of the phase difference signal, and gradually reduce the phase difference over a long period of time. By doing so, the phase is adjusted.
このような場合の例としては，位相同期化した信号で
Ｄ−RAMの制御を行う場合がある。Ｄ−RAMは一定時間ご
とにリフレッシュを行わなければならないため，制御信
号をむやみに長時間停止したままにすることはできな
い。As an example of such a case, there is a case where the D-RAM is controlled by a phase-locked signal. Since the D-RAM must be refreshed at regular intervals, the control signal cannot be left unintentionally stopped for a long time.
たとえば1Mbit D−RAMの場合は，最低でも8msの間に5
12回のリフレッシュを行わなければならない。したがっ
て全くクロック停止がないとき8msの間に1024回のリフ
レッシュが行えるように出力信号発生回路が設計されて
いるならば、クロックは最大で２回に１回停止されるこ
とができる。For example, in the case of 1Mbit D-RAM, 5M is required for at least 8ms.
You have to refresh 12 times. Therefore, if the output signal generating circuit is designed so that refresh can be performed 1024 times within 8 ms when there is no clock stop at all, the clock can be stopped at a maximum of once every two times.
従来の位相同期回路では，位相比較回路から出力され
る位相差信号の各周期の位相差検出期間中にのみ，出力
信号発生回路へ供給するクロックを一定の割合で停止さ
せるため，位相合わせが完了するまでの時間が長くなる
という問題があった。In the conventional phase synchronization circuit, the clock supplied to the output signal generation circuit is stopped at a constant rate only during the phase difference detection period of each cycle of the phase difference signal output from the phase comparison circuit, so phase matching is completed. There was a problem that it took a long time to do.
本発明は，位相差信号の各周期にクロックを一定の割
合で停止させる場合に，従来よりも位相合わせに要する
時間を短縮することを目的としている。It is an object of the present invention to shorten the time required for phase matching as compared with the conventional case when the clock is stopped at a constant rate in each cycle of the phase difference signal.
本発明は，上記課題を解決するため，位相差信号の各
周期において従来一定の割合でのクロック停止による位
相合わせ制御に使用されていなかった非位相差検出期間
を位相合わせ制御期間に利用することによって有効制御
期間を増やし，結果として位相合わせに要する時間を短
縮するものである。In order to solve the above-mentioned problems, the present invention utilizes a non-phase difference detection period, which has not been conventionally used for phase adjustment control by stopping a clock at a constant rate in each cycle of a phase difference signal, as a phase adjustment control period. This increases the effective control period and consequently reduces the time required for phase matching.
そしてそのための手段として，位相差信号の各周期に
おいて出力信号と入力信号との位相比較により検出され
た位相差の情報を各位相差検出期間にバッファに記憶し
ておき，続く非位相差検出期間にバッファから位相差情
報を読み出して一定の割合でのクロック停止を行うよう
にした。As a means for that purpose, the information of the phase difference detected by the phase comparison between the output signal and the input signal in each cycle of the phase difference signal is stored in the buffer in each phase difference detection period, and is stored in the following non-phase difference detection period. The phase difference information is read from the buffer and the clock is stopped at a constant rate.
第１図は，本発明による位相同期回路の原理的構成を
示す。FIG. 1 shows the principle configuration of a phase locked loop according to the present invention.
図において， １は，入力信号と出力信号との間の位相差を検出する
位相比較回路であり,1周期が位相差検出期間と非位相差
検出期間からなる位相差信号を出力する。In the figure, 1 is a phase comparison circuit that detects the phase difference between the input signal and the output signal, and outputs a phase difference signal whose one cycle consists of a phase difference detection period and a non-phase difference detection period.
２はクロック発生器であり，位相差信号の位相差検出
期間の大きさに応じて，クロックを完全な形で発生させ
るか一定の割合でクロックを停止させる。Reference numeral 2 denotes a clock generator, which generates a clock in a complete form or stops the clock at a constant rate according to the size of the phase difference detection period of the phase difference signal.
３は，出力信号発生回路であり，クロック発生器２が
発生したクロックを分周して出力信号を生成する。An output signal generation circuit 3 divides the clock generated by the clock generator 2 to generate an output signal.
４は，本発明により設けられたバッファであり，位相
差信号の位相差検出期間にその大きさを位相差情報とし
て記憶し，続く非位相差検出期間に読み出して，それに
基づきクロック発生器２のクロックの停止を一定の割合
で制御する。位相差情報はクロック数で表される。Reference numeral 4 denotes a buffer provided by the present invention, which stores the magnitude as phase difference information during the phase difference detection period of the phase difference signal and reads it out during the subsequent non-phase difference detection period. Control the stop of the clock at a constant rate. The phase difference information is represented by the number of clocks.
第２図の動作タイミング図を用いて第１図の本発明回
路の動作を説明する。The operation of the circuit of the present invention shown in FIG. 1 will be described with reference to the operation timing chart of FIG.
第２図の（ａ）は出力信号波形であり，第２図の
（ｂ）は入力信号波形である。図示された出力信号と入
力信号との間には，出力信号の位相進みの状態が生じて
いる。2A shows the output signal waveform, and FIG. 2B shows the input signal waveform. Between the output signal and the input signal shown in the figure, a phase lead state of the output signal occurs.
第２図の（ｃ）は，第１図の位相比較回路１から出力
される位相差信号であり，その中の位相差検出期間は，
上記の出力信号の位相進み状態を示している。2 (c) is a phase difference signal output from the phase comparison circuit 1 of FIG. 1, and the phase difference detection period therein is:
The phase lead state of the output signal is shown.
第２図の（ｄ）は，第１図のバッファ４における位相
差情報の設定と参照の動作を示す。それぞれの動作は，
位相差信号（ｃ）の位相差検出期間と非位相差検出期間
とに対応している。FIG. 2D shows the operation of setting and referring to the phase difference information in the buffer 4 of FIG. Each movement is
It corresponds to the phase difference detection period and the non-phase difference detection period of the phase difference signal (c).
第２図の（ｅ）は，第１図のクロック発生器２におけ
るクロック停止に基づく位相補正動作を示す。FIG. 2E shows the phase correction operation based on the clock stop in the clock generator 2 of FIG.
位相差信号（ｃ）の位相差検出期間には，第１図の位
相比較回路１から出力される位相差信号を直接用いてク
ロック発生器２のクロック停止制御を行い，位相差を縮
小する。このとき並行して，バッファ４に対して位相差
情報の設定が行われる。During the phase difference detection period of the phase difference signal (c), the clock stop control of the clock generator 2 is performed by directly using the phase difference signal output from the phase comparison circuit 1 of FIG. 1 to reduce the phase difference. At this time, the phase difference information is set in the buffer 4 in parallel.
また位相差信号（ｃ）の非位相差検出期間には，バッ
ファ４から位相差情報を読み出して，これに基づきクロ
ック発生器２のクロック停止制御を行い，位相差を縮小
する。Further, during the non-phase difference detection period of the phase difference signal (c), the phase difference information is read from the buffer 4 and the clock stop control of the clock generator 2 is performed based on this, and the phase difference is reduced.
このようにして，出力信号と入力信号との間の位相差
が０になるまで，全期間に亘って補正動作が行われる。In this way, the correction operation is performed over the entire period until the phase difference between the output signal and the input signal becomes zero.
第３図ないし第８図により本発明の１実施例を説明す
る。An embodiment of the present invention will be described with reference to FIGS.
第３図は位相比較回路の実施例回路図，第４図はクロ
ック発生器の実施例回路図，第５図はバッファの実施例
回路図，第６図は出力信号発生回路の実施例回路図，第
７図は位相比較回路の実施例の動作タイミング図，第８
図はクロック発生器の実施例の動作タイミング図であ
る。FIG. 3 is an embodiment circuit diagram of a phase comparison circuit, FIG. 4 is an embodiment circuit diagram of a clock generator, FIG. 5 is an embodiment circuit diagram of a buffer, and FIG. 6 is an embodiment circuit diagram of an output signal generation circuit. , FIG. 7 is an operation timing chart of the embodiment of the phase comparison circuit, and FIG.
The figure is an operational timing diagram of an embodiment of a clock generator.
図示された実施例は,NTSC方式のテレビジョン信号中
の水平同期信号NTSC_Hsyncを入力信号として，これに位
相同期した出力信号Hsync_outを取り出すものとして説
明され，クロックは50MHzが用いられている。The illustrated embodiment is described by taking the horizontal synchronizing signal NTSC_Hsync in the television signal of the NTSC system as an input signal and taking out the output signal Hsync_out phase-synchronized with this signal, and the clock is 50 MHz.
第３図の位相比較回路は,NANDゲート5,ANDゲート6,フ
リップ・フロップＤ−FF7で構成される。Ｄ−FFは，位
相差検出期間と非位相差検出期間の状態保持を行うフリ
ップ・フロップである。The phase comparison circuit shown in FIG. 3 is composed of a NAND gate 5, an AND gate 6, and a flip-flop D-FF7. D-FF is a flip-flop that holds the states of the phase difference detection period and the non-phase difference detection period.
NANDゲート5,ANDゲート６は，第７図に示すように，
入力信号＊NTSC_HsyncがＨレベルのとき出力信号＊Hsyn
c_outがＬレベルになると出力のHS_DLYをＨレベルにし,
D−FFにセットされて，位相差信号HS_DLYをＨレベルに
し，位相差検出期間を開始させる。またその後，第７図
の入力信号＊NTSC_HsyncがＬレベルに変化すると,HS_DL
YはＬレベルになり，次にＤ−FFから出力される位相差
信号HS_DLYをＬレベルにして位相差検出期間を終了さ
せ，非位相差検出期間を開始させる。以後この動作が繰
り返される。The NAND gate 5 and the AND gate 6 are, as shown in FIG.
Input signal * When NTSC_Hsync is at H level Output signal * Hsyn
When c_out goes to L level, HS_DLY of output goes to H level,
Set to D-FF, the phase difference signal HS_DLY is set to H level, and the phase difference detection period is started. After that, when the input signal * NTSC_Hsync in Fig. 7 changes to L level, HS_DL
Y becomes L level, and then the phase difference signal HS_DLY output from D-FF is set to L level to end the phase difference detection period and start the non-phase difference detection period. Thereafter, this operation is repeated.
第４図のクロック発生器は,2入力のORゲート8,2入力
のNANDゲート9,4bitのカウンタ10,3入力のNANDゲート1
1,D−FF12によって構成される。The clock generator shown in FIG. 4 includes a 2-input OR gate 8, a 2-input NAND gate 9, a 4-bit counter 10, and a 3-input NAND gate 1.
1, D-FF12.
第４図のクロック発生器は，位相差検出期間に第３図
の位相比較回路から出力される位相差信号D_HS_DLYまた
は非位相差検出期間に後述される第５図のバッファから
出力される位相差情報NOT_AJUST（同期がまた合ってい
ないことを示す）が入力されると，位相差に応じて一定
割合のクロック停止制御されたクロックCLKを発生し
て，後述される第６図の出力信号発生回路へ供給する。The clock generator of FIG. 4 outputs the phase difference signal D_HS_DLY output from the phase comparison circuit of FIG. 3 during the phase difference detection period or the phase difference output from the buffer of FIG. 5 described later during the non-phase difference detection period. When the information NOT_AJUST (indicating that the synchronization does not match again) is input, a fixed ratio clock stop controlled clock CLK is generated according to the phase difference, and the output signal generation circuit of FIG. 6 described later is generated. Supply to.
第４図中の4bitのカウンタ10がNANDゲート９の出力に
よってイネーブル（EN）状態にあるとき，第８図の動作
タイミングに示すように,50MHzを25MHz,12.5MHz,6.25MH
zのように順に分周し，このうち12.5MHzがクロックCLK
として出力される。When the 4-bit counter 10 in FIG. 4 is in the enable (EN) state by the output of the NAND gate 9, as shown in the operation timing of FIG. 8, 50 MHz is changed to 25 MHz, 12.5 MHz, 6.25 MHz.
It is divided in order like z, of which 12.5MHz is clock CLK
Is output as
またこのとき,25MHz,12.5MHz,6.25MHzの一致をNANDゲ
ート11で取り,12.5MHzのCLK2パルスに対して50MHzを１
パルス停止させる指示信号P_CLK_STOP_PULSを生成して,
D−FF12をセットする。At this time, the NAND gate 11 matches 25MHz, 12.5MHz, and 6.25MHz, and 50MHz is set to 1 for CLK2 pulse of 12.5MHz.
Generate the instruction signal P_CLK_STOP_PULS to stop the pulse,
Set D-FF12.
Ｄ−FF12の出力は＊CLK_STOP_PULSとCLK_STOP_PULSで
あり，第５図のバッファに入力される。第８図に示すCL
K_STOP_PULSがＨレベルになると，第４図におけるNAND
ゲート９の出力は,D_HS_DLYあるいはNOT_AJUSTがＨレベ
ルの時にＬレベルとなり,4bitのカウンタ10をディスエ
イブル状態にして,50MHzの１パルス分カウンタを停止さ
せ,CLK出力を遅延させる。The outputs of D-FF12 are * CLK_STOP_PULS and CLK_STOP_PULS, which are input to the buffer in FIG. CL shown in Fig. 8
When K_STOP_PULS goes high, NAND in Fig. 4
The output of the gate 9 becomes L level when D_HS_DLY or NOT_AJUST is H level, and disables the 4-bit counter 10 to stop the counter of 50 MHz for one pulse and delay the CLK output.
第５図のバッファは,3入力のNANDゲート13,14,2入力
のANDゲート15,4bitのup/downカウンタ16,4入力のORゲ
ート17で構成される。The buffer shown in FIG. 5 is composed of 3-input NAND gates 13, 14, 2-input AND gate 15, 4-bit up / down counter 16, and 4-input OR gate 17.
NANDゲート13またはNANDゲート14がそれぞれの３入力
のＨレベルによる一致を検出したとき,up/downカウンタ
16はイネーブル状態にされ,50MHzのパルスをカウントす
る。When the NAND gate 13 or NAND gate 14 detects a match of the H level of each of the three inputs, the up / down counter
16 is enabled and counts 50MHz pulses.
up/downカウンタ16のup/downは,D_HS_DLYがＨレベル
がＬレベルかによって制御される。Up / down of the up / down counter 16 is controlled depending on whether D_HS_DLY is at H level or L level.
D_HS_DLYがＨレベル，すなわち第７図の位相差検出期
間にあるとき,up/downカウンタ16はupカウントを行い,N
ANDゲート14において，カウンタのキャリ出力の反転＊C
arryと,D_HS_DLY,＊CLK_STOP_PULSとが一致する期間で
ある位相差の期間中,up/downカウンタ16をイネーブル状
態にし，位相差の大きさに相当する50MHzのパルス数を
カウントさせる。When D_HS_DLY is at H level, that is, in the phase difference detection period of FIG. 7, the up / down counter 16 counts up and N
Inversion of counter carry output * C at AND gate 14
During the phase difference period in which arry and D_HS_DLY, * CLK_STOP_PULS match, the up / down counter 16 is enabled and the number of 50 MHz pulses corresponding to the phase difference is counted.
D_HS_DLYがＬレベル，すなわち第７図の非位相差検出
期間に変ると,up/downカウンタ16はdownカウント動作を
行い,NANDゲート13において,NOT_AJUST,＊D_HS_DLY,CLK
_STOP_PULSの各Ｈレベルが一致している期間にup/down
カウンタ16をイネーブルにし，先行する位相差検出期間
にセットされたカウント値から,50MHzパルスによりdown
カウントする。When D_HS_DLY changes to L level, that is, when it changes to the non-phase difference detection period in Fig. 7, the up / down counter 16 performs down count operation, and the NAND gate 13 outputs NOT_AJUST, * D_HS_DLY, CLK.
Up / down during the period when each H level of _STOP_PULS matches
The counter 16 is enabled and the count value set in the preceding phase difference detection period is downed by a 50 MHz pulse.
To count.
up/downカウンタ16の4bitの各出力は,ORゲート17でOR
を取られ，位相差情報NOT_AJUSTが生じる。NOT_AJUST
は，カウンタ値が“0"になるまではＨレベルを示し,NAN
Dゲート13において,CLK_STOP_PULSがＨレベルとなるご
とに一致を生じさせ,up/downカウンタ16にdownカウント
動作を行わせる。OR gate 17 ORs each 4bit output of up / down counter 16.
And the phase difference information NOT_AJUST is generated. NOT_AJUST
Indicates H level until the counter value becomes "0", and NAN
In the D gate 13, a match is generated each time CLK_STOP_PULS goes high, and the up / down counter 16 is caused to perform a down count operation.
このようにup/downカウンタ16は，位相差検出期間（D
_HS_DLY＝“H"）に位相差に相当するカウント値を記憶
し，非位相差検出期間（D_HS_DLY＝“L"）においては，
クロック停止制御が行われるごとにdownカウントし，カ
ウント値が“0"すなわち位相合わせ完了か，再び位相差
検出期間（D_HS_DLY＝“H"/＊D_HS_DLY＝“L"）になる
までdownカウント動作を続ける。In this way, the up / down counter 16 has the phase difference detection period (D
The count value corresponding to the phase difference is stored in _HS_DLY = "H"), and during the non-phase difference detection period (D_HS_DLY = "L"),
Every time the clock stop control is performed, count down, and count down until the count value is "0", that is, the phase matching is completed or the phase difference detection period (D_HS_DLY = "H" / * D_HS_DLY = "L") again. to continue.
以上の動作は，出力信号Hsync_outが入力信号NTSC_Hs
ycに同期するまで繰り返される。In the above operation, the output signal Hsync_out is the input signal NTSC_Hs
Repeated until synced to yc.
第６図の出力信号発生回路は,n bitの単なるカウンタ
18で構成され，第４図のクロック発生器から出力される
クロックCLKを一定数カウントするごとにキャリCarryを
出力し，第７図に示すNTSC_Hsyncと同じデューティでHs
ync_outを出力する。The output signal generation circuit in Fig. 6 is a simple n-bit counter.
It is composed of 18 and outputs a carry Carry every time a certain number of clocks CLK output from the clock generator of FIG. 4 are counted, and Hs is output at the same duty as NTSC_Hsync shown in FIG.
Output ync_out.
本発明によれば，一定の割合でのクロック停止による
位相差縮小制御を，従来方式のような位相差検出期間内
に制限されずに行うことができるため，制御上の遊び時
間がなくなり，位相合わせを著しく迅速化することがで
きる。According to the present invention, since the phase difference reduction control by stopping the clock at a constant rate can be performed without being limited within the phase difference detection period as in the conventional method, the idle time in control is eliminated and the phase difference is reduced. The alignment can be significantly speeded up.
第１図は本発明の原理的構成図，第２図は本発明の動作
タイミング図，第３図は本発明実施例による位相比較回
路の回路図，第４図は本発明実施例によるクロック発生
器の回路図，第５図は本発明実施例によるバッファの回
路図，第６図は本発明実施例による出力信号発生回路の
回路図，第７図は本発明実施例による位相比較回路の動
作タイミング図，第８図は本発明実施例によるクロック
発生器の動作タイミング図，第９図は従来の位相同期回
路の基本構成図，第10図は第９図の従来の位相同期回路
の動作タイミング図，第11図はクロック停止制御の説明
図である。 第１図中， 1:位相比較回路 2:クロック発生器 3:出力信号発生回路 4:バッファFIG. 1 is a block diagram of the principle of the present invention, FIG. 2 is an operation timing diagram of the present invention, FIG. 3 is a circuit diagram of a phase comparison circuit according to the embodiment of the present invention, and FIG. 4 is a clock generation according to the embodiment of the present invention. 5 is a circuit diagram of a buffer according to the embodiment of the present invention, FIG. 6 is a circuit diagram of an output signal generation circuit according to the embodiment of the present invention, and FIG. 7 is an operation of a phase comparison circuit according to the embodiment of the present invention. Timing diagram, FIG. 8 is an operation timing diagram of the clock generator according to the embodiment of the present invention, FIG. 9 is a basic configuration diagram of a conventional phase locked loop circuit, and FIG. 10 is an operation timing of the conventional phase locked loop circuit of FIG. 11 and 12 are explanatory diagrams of clock stop control. In Fig. 1, 1: Phase comparison circuit 2: Clock generator 3: Output signal generation circuit 4: Buffer
Claims (1)
信号を発生する出力信号発生回路と，入力信号と出力信
号との位相差を検出する位相比較回路とを有し，位相差
の検出期間に，クロック発生器のクロック停止制御を行
って，出力信号発生回路からの出力信号の位相を，上記
位相差の検出期間中上記位相差がクロック単位に一定の
割合で縮小するように変化させて位相合わせを行う位相
同期回路において， 上記位相差の検出期間に検出された位相差の情報を記憶
するバッファを設け，上記位相差の検出期間以外の期間
中に，上記バッファに記憶されている位相差の情報を参
照して，クロック発生器のクロック停止制御を行い，位
相差の検出期間以外の期間中も，上記出力信号発生回路
からの出力信号の位相を，上記位相差が一定の割合で縮
小するように変化させる制御を，位相差が解消されるま
で継続するようにしたことを特徴とする位相同期回路。1. A clock generator, an output signal generation circuit for generating an output signal based on a clock, and a phase comparison circuit for detecting a phase difference between an input signal and an output signal, wherein a phase difference detection period is provided. The phase of the output signal from the output signal generation circuit is controlled by changing the phase of the output signal from the output signal generation circuit so that the phase difference is reduced at a constant rate in clock units during the phase difference detection period. In the phase synchronization circuit for performing the adjustment, a buffer for storing the information of the phase difference detected during the phase difference detection period is provided, and the phase difference stored in the buffer during the period other than the phase difference detection period. The clock stop control of the clock generator is performed by referring to the information of 1. and the phase of the output signal from the output signal generation circuit is maintained at a constant rate even during the period other than the phase difference detection period. A phase-locked circuit characterized in that control for changing to reduce is continued until the phase difference is eliminated.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2221790A JP2527263B2 (en) | 1990-08-23 | 1990-08-23 | Phase synchronization circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2221790A JP2527263B2 (en) | 1990-08-23 | 1990-08-23 | Phase synchronization circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04104521A JPH04104521A (en) | 1992-04-07 |
| JP2527263B2 true JP2527263B2 (en) | 1996-08-21 |
Family
ID=16772247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2221790A Expired - Lifetime JP2527263B2 (en) | 1990-08-23 | 1990-08-23 | Phase synchronization circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2527263B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6799242B1 (en) | 1999-03-05 | 2004-09-28 | Sanyo Electric Co., Ltd. | Optical disc player with sleep mode |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6448519A (en) * | 1987-08-18 | 1989-02-23 | Japan Radio Co Ltd | Automatic control dpll circuit for lock-in time |
-
1990
- 1990-08-23 JP JP2221790A patent/JP2527263B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04104521A (en) | 1992-04-07 |
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