JPS62216348A - 半導体素子用パツケ−ジ及びその製造法 - Google Patents
半導体素子用パツケ−ジ及びその製造法Info
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- JPS62216348A JPS62216348A JP6021886A JP6021886A JPS62216348A JP S62216348 A JPS62216348 A JP S62216348A JP 6021886 A JP6021886 A JP 6021886A JP 6021886 A JP6021886 A JP 6021886A JP S62216348 A JPS62216348 A JP S62216348A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000002184 metal Substances 0.000 claims abstract description 26
- 229910052751 metal Inorganic materials 0.000 claims abstract description 26
- 239000000919 ceramic Substances 0.000 claims abstract description 24
- 229910000679 solder Inorganic materials 0.000 claims abstract description 15
- 238000001259 photo etching Methods 0.000 claims abstract description 7
- 238000005476 soldering Methods 0.000 claims abstract description 7
- 238000010304 firing Methods 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 8
- 238000007747 plating Methods 0.000 abstract description 8
- 238000005219 brazing Methods 0.000 abstract description 4
- 238000007772 electroless plating Methods 0.000 abstract description 2
- 230000010354 integration Effects 0.000 abstract description 2
- 238000007796 conventional method Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 238000010292 electrical insulation Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 239000003973 paint Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 239000006089 photosensitive glass Substances 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は高密度集積回路のような極めて多数の電極を有
する半導体素子を支持するためのセラミック製の半導体
素子用パッケージとその製造法に関するものである。
する半導体素子を支持するためのセラミック製の半導体
素子用パッケージとその製造法に関するものである。
（従来の技術）
半導体素子用パッケージの表面には半導体装置の多数の
電極と接続されるためのフィンガパターンと呼ばれる極
めて細い多数の線状の電極や、半導体素子用パッケージ
を回路基板と接続するための多数の電極などが形成され
でおり、従来はこれらの電極はセラミックグリーンシー
ト上にＭｏＸＷ等の高融点の金属を含む導電ペーストを
印刷し焼成する方法によって形成されていた。ところが
最近の半導体素子の集積度の著しい向上に伴ない端子数
の多いものでは端子数が１００個以上の多数のものあり
、しかもその全体の大きさは小型化する一方である。こ
の結果電極に要求される寸法精度は極度に高まり、セラ
ミックグリーンシートを焼成する際に不可避的に生ずる
不均等な焼成収縮で要求される電極の寸法精度を満足で
きず、従来法によってはこのような集積度の高い半導体
素子のためのパッケージを製造することが困難となりつ
つあった。
電極と接続されるためのフィンガパターンと呼ばれる極
めて細い多数の線状の電極や、半導体素子用パッケージ
を回路基板と接続するための多数の電極などが形成され
でおり、従来はこれらの電極はセラミックグリーンシー
ト上にＭｏＸＷ等の高融点の金属を含む導電ペーストを
印刷し焼成する方法によって形成されていた。ところが
最近の半導体素子の集積度の著しい向上に伴ない端子数
の多いものでは端子数が１００個以上の多数のものあり
、しかもその全体の大きさは小型化する一方である。こ
の結果電極に要求される寸法精度は極度に高まり、セラ
ミックグリーンシートを焼成する際に不可避的に生ずる
不均等な焼成収縮で要求される電極の寸法精度を満足で
きず、従来法によってはこのような集積度の高い半導体
素子のためのパッケージを製造することが困難となりつ
つあった。
（発明が解決しようとする問題点）
本発明はこのような従来の問題点を解決して、１００個
を越えるような多数の電極を備えた集積度の高い半導体
素子を支持するために要求される寸法精度を十分に満た
すことができる新規な半導体素子用パッケージとその製
造法を目的として完成されたものである。
を越えるような多数の電極を備えた集積度の高い半導体
素子を支持するために要求される寸法精度を十分に満た
すことができる新規な半導体素子用パッケージとその製
造法を目的として完成されたものである。
（問題点を解決するための手段）
本発明はセラミックシート上に焼成された電極用メタラ
イズ層上に、ホトエツチングにより形成された開口部を
有する感光性電気絶縁層が被覆され、この開口部内の電
極用メタライズ層上にははんだとの親和性に優れた金属
層が形成されていることを特徴とする半導体素子用パッ
ケージに関する第１の発明と、所要部分に電極用メタラ
イズ層が形成されたセラミックグリーンシートを焼成し
た後その電極用メタライズ層を含む部分の表面全体に感
光性電気絶縁層を形成し、これをホトエツチングして正
確な位置に開口部を形成したうえ、外部金属リードをろ
う付けし、その後はんだとの親和性に優れた金属による
めっきを施して開口部内の電極用メタライズ層上にはん
だ付け用の金属層を形成することを特徴とする半導体素
子用パッケージの製造法に関する第２の発明と、所要部
分に電極用メタライズ層が形成されたセラミックグリー
ンシートを焼成したうえ端子ピンのような外部金属リー
ドをろう付けし、該電極用メタライズ層を含む部分の表
面全体に感光性電気絶縁層を塗布し、その後この感光性
電気絶縁層をホトエツチングして正確な位置に電極用メ
タライズ層に連通ずる開口部を形成し、その後はんだと
の親和性に優れた金属によるめっきを施して開口部内の
メタライズ層上にはんだ付け用の金属層を形成すること
を特徴とする半導体素子用パッケージの製造法に関する
第３の発明とからなるものである。
イズ層上に、ホトエツチングにより形成された開口部を
有する感光性電気絶縁層が被覆され、この開口部内の電
極用メタライズ層上にははんだとの親和性に優れた金属
層が形成されていることを特徴とする半導体素子用パッ
ケージに関する第１の発明と、所要部分に電極用メタラ
イズ層が形成されたセラミックグリーンシートを焼成し
た後その電極用メタライズ層を含む部分の表面全体に感
光性電気絶縁層を形成し、これをホトエツチングして正
確な位置に開口部を形成したうえ、外部金属リードをろ
う付けし、その後はんだとの親和性に優れた金属による
めっきを施して開口部内の電極用メタライズ層上にはん
だ付け用の金属層を形成することを特徴とする半導体素
子用パッケージの製造法に関する第２の発明と、所要部
分に電極用メタライズ層が形成されたセラミックグリー
ンシートを焼成したうえ端子ピンのような外部金属リー
ドをろう付けし、該電極用メタライズ層を含む部分の表
面全体に感光性電気絶縁層を塗布し、その後この感光性
電気絶縁層をホトエツチングして正確な位置に電極用メ
タライズ層に連通ずる開口部を形成し、その後はんだと
の親和性に優れた金属によるめっきを施して開口部内の
メタライズ層上にはんだ付け用の金属層を形成すること
を特徴とする半導体素子用パッケージの製造法に関する
第３の発明とからなるものである。
（実施例）
次に本発明を図示のワイヤボンディング用タブタイプの
実施例について詳細に説明する。
実施例について詳細に説明する。
第１図〜第４図は本願第２の発明の実施例の製造工程を
示すもので、先ず第１図に示されるように従来技法によ
り未焼成のセラミックグリーンシート＋１１の表面に半
導体素子をマウントするためのメタライズ層（２）と、
半導体素子の多数の電極端子とワイヤボンディングによ
り接続されるフィンガパターン状の電極用メタライズ層
（３）とが形成され、またセラミックグリーンシート（
１）には各電極用メタライズ層（３）と端子用のピン（
９）とを接続するための導電体（４）が充填されたスル
ーホール（５）が透設される。このようなセラミックグ
リーンシート（１）は次に常法により焼成されてセラミ
ックシート（１）となるが、この際に焼成収縮を生じて
特に電極用メタライズ層（３）の寸法精度に狂いを生ず
ることは従来と同様である。そこで本発明においては、
セラミックシート（１）のこのような電極用メタライズ
層（３）を含む部分の表面全体に第２図のように感光性
電気絶縁層（６）を塗布する。この感光性電気絶縁層（
６）は後工程のろう付け（８００℃程度）、はんだ付け
（２００℃程度）、半導体素子のグイマウント（４５０
℃程度）等に耐えられる耐熱性を有するものとする必要
があり、無機塗料を用いることが好ましい。次に感光性
電気絶縁層（６）はホトエツチングされ、本来電極用メ
タライズ層があるべき正確な位置に高精度で開口部（７
）が形成される。
示すもので、先ず第１図に示されるように従来技法によ
り未焼成のセラミックグリーンシート＋１１の表面に半
導体素子をマウントするためのメタライズ層（２）と、
半導体素子の多数の電極端子とワイヤボンディングによ
り接続されるフィンガパターン状の電極用メタライズ層
（３）とが形成され、またセラミックグリーンシート（
１）には各電極用メタライズ層（３）と端子用のピン（
９）とを接続するための導電体（４）が充填されたスル
ーホール（５）が透設される。このようなセラミックグ
リーンシート（１）は次に常法により焼成されてセラミ
ックシート（１）となるが、この際に焼成収縮を生じて
特に電極用メタライズ層（３）の寸法精度に狂いを生ず
ることは従来と同様である。そこで本発明においては、
セラミックシート（１）のこのような電極用メタライズ
層（３）を含む部分の表面全体に第２図のように感光性
電気絶縁層（６）を塗布する。この感光性電気絶縁層（
６）は後工程のろう付け（８００℃程度）、はんだ付け
（２００℃程度）、半導体素子のグイマウント（４５０
℃程度）等に耐えられる耐熱性を有するものとする必要
があり、無機塗料を用いることが好ましい。次に感光性
電気絶縁層（６）はホトエツチングされ、本来電極用メ
タライズ層があるべき正確な位置に高精度で開口部（７
）が形成される。
このホトエツチングはセラミックシートの焼成収縮とは
無関係に光学的手段によって極めて正確に行われる。そ
の後必要に応じて無電解めっき及びろう付け用のめっき
を施して第３図のようにこの開口部（７）内の電極用メ
タライズ層（３）、半導体素子をマウントするためのメ
タライズ層（２）、スルーホール（５）の下地めっき層
（８）を形成し、次に端子用のビン（９）等の外部金属
リードをろう付けしたうえ旧、Ｃｕ、 Ａｕ、 Ａｇの
ようなはんだとの親和性に優れた金属によるめっきを施
せば第４図に示されるとおり開口部（７）内の電極用メ
タライズ層（３）及びメタライズ層（２）にははんだ付
けに適した金属層α０）が形成されることとなる。
無関係に光学的手段によって極めて正確に行われる。そ
の後必要に応じて無電解めっき及びろう付け用のめっき
を施して第３図のようにこの開口部（７）内の電極用メ
タライズ層（３）、半導体素子をマウントするためのメ
タライズ層（２）、スルーホール（５）の下地めっき層
（８）を形成し、次に端子用のビン（９）等の外部金属
リードをろう付けしたうえ旧、Ｃｕ、 Ａｕ、 Ａｇの
ようなはんだとの親和性に優れた金属によるめっきを施
せば第４図に示されるとおり開口部（７）内の電極用メ
タライズ層（３）及びメタライズ層（２）にははんだ付
けに適した金属層α０）が形成されることとなる。
次に本願第３の発明の実施例を第５図〜第８図により詳
細に説明すると、先ず第５図に示されるように従来技法
により未焼成のセラミックグリーンシート（１１の表面
に半導体素子をマウントするためのメタライズ層（２）
と、半導体素子の多数の電極端子とワイヤポンディング
により接続されるフィンガパターン状の電極用メタライ
ズ層（３）とが形成され、またセラミックグリーンシー
ト＋１１には各電極用メタライズ層（３）と端子用のビ
ン（９）とを接続するための導電体（４）が充填された
スルーホール（５）が透設される。このようなセラミッ
クグリーンシート（１）は次に常法により焼成されてセ
ラミックシート（１）となるが、この際に焼成収縮を生
じて特に電極用メタライズ層（３）の寸法精度に狂いを
生ずることは従来と同様である。次に第６図に示される
ようにセラミックシート（１）の下面のスルーホール（
５）の部分にろう付け用のめっき層（８）が形成され、
端子用のビン（９）のような外部金属リードがろう付け
される。次にセラミックシート（１）の電極用メタライ
ズ層（３）を含む部分の表面全体に感光性電気絶縁層（
６）が塗布される。この感光性電気絶縁層（６）は後工
程のはんだ付け工程（約２００℃程度）及び半導体素子
のグイマウント工程等に耐えられる耐熱性を有する有機
塗料を用いることができる。なお、感光性電気絶縁層（
６）の材料として感光性ポリイミド、感光性ガラス等を
用い、半導体素子を囲むようにすると半導体素子のアル
ミナセラミックから放散されるα線を遮蔽できる効果が
ある。次に感光性電気絶縁層（６）は第７図に示される
ようにホトエツチングされ、本来電極用メタライズ層か
あるべき正確な位置に高精度で開口部（７）が形成され
る。このホトエツチングはセラミックシートの焼成収縮
とは無関係に光学的手段によって極めて正確に行われる
。その後、Ｎｉｓ Ａｕ、 Ａｇのようなはんだとの親
和性に優れた金属による仕上げめっきを施せば、第８図
に示されるように電解用メタライズ層（３）の表面が感
光性電気絶縁層（６）に覆われ、この感光性電気絶縁層
（６）の正確な位置にホトレジストにより開口部（７）
が形成されるとともに開口部（７）内にはんだとの親和
性に優れた金属ＮａＯが形成された半導体素子用パンケ
ージが得られることとなる。
細に説明すると、先ず第５図に示されるように従来技法
により未焼成のセラミックグリーンシート（１１の表面
に半導体素子をマウントするためのメタライズ層（２）
と、半導体素子の多数の電極端子とワイヤポンディング
により接続されるフィンガパターン状の電極用メタライ
ズ層（３）とが形成され、またセラミックグリーンシー
ト＋１１には各電極用メタライズ層（３）と端子用のビ
ン（９）とを接続するための導電体（４）が充填された
スルーホール（５）が透設される。このようなセラミッ
クグリーンシート（１）は次に常法により焼成されてセ
ラミックシート（１）となるが、この際に焼成収縮を生
じて特に電極用メタライズ層（３）の寸法精度に狂いを
生ずることは従来と同様である。次に第６図に示される
ようにセラミックシート（１）の下面のスルーホール（
５）の部分にろう付け用のめっき層（８）が形成され、
端子用のビン（９）のような外部金属リードがろう付け
される。次にセラミックシート（１）の電極用メタライ
ズ層（３）を含む部分の表面全体に感光性電気絶縁層（
６）が塗布される。この感光性電気絶縁層（６）は後工
程のはんだ付け工程（約２００℃程度）及び半導体素子
のグイマウント工程等に耐えられる耐熱性を有する有機
塗料を用いることができる。なお、感光性電気絶縁層（
６）の材料として感光性ポリイミド、感光性ガラス等を
用い、半導体素子を囲むようにすると半導体素子のアル
ミナセラミックから放散されるα線を遮蔽できる効果が
ある。次に感光性電気絶縁層（６）は第７図に示される
ようにホトエツチングされ、本来電極用メタライズ層か
あるべき正確な位置に高精度で開口部（７）が形成され
る。このホトエツチングはセラミックシートの焼成収縮
とは無関係に光学的手段によって極めて正確に行われる
。その後、Ｎｉｓ Ａｕ、 Ａｇのようなはんだとの親
和性に優れた金属による仕上げめっきを施せば、第８図
に示されるように電解用メタライズ層（３）の表面が感
光性電気絶縁層（６）に覆われ、この感光性電気絶縁層
（６）の正確な位置にホトレジストにより開口部（７）
が形成されるとともに開口部（７）内にはんだとの親和
性に優れた金属ＮａＯが形成された半導体素子用パンケ
ージが得られることとなる。
（作用）
このようにして製造された半導体素子用パンケージは、
この開口部（７）内にはんだ等を流し込んで直接半導体
素子の端子又はＴＡＢ等による接続を行わせるものであ
り、セラミックグリーンシートの焼成時に不可避的に生
ずるセラミックシート（１）の焼成収縮によって電極用
メタライズＮ（３）の寸法精度が低下した場合にもその
表面の感光性電気絶縁層（６）にホトエツチングによっ
て正確に形成された開口部（７）を介して半導体素子の
電極等との接続を正しく行うことができる。従って本発
明によれば電極数が１００を越えるというような集積度
の高い半導体素子のためのパッケージを容易に製造する
ことができる。
この開口部（７）内にはんだ等を流し込んで直接半導体
素子の端子又はＴＡＢ等による接続を行わせるものであ
り、セラミックグリーンシートの焼成時に不可避的に生
ずるセラミックシート（１）の焼成収縮によって電極用
メタライズＮ（３）の寸法精度が低下した場合にもその
表面の感光性電気絶縁層（６）にホトエツチングによっ
て正確に形成された開口部（７）を介して半導体素子の
電極等との接続を正しく行うことができる。従って本発
明によれば電極数が１００を越えるというような集積度
の高い半導体素子のためのパッケージを容易に製造する
ことができる。
なお以上の説明では電極用メタライズ層（３）をワイヤ
ボンディング用のものとして説明したが、フリップチッ
プタイプのものにおいては半導体素子の下面の電極と直
接接触する点状電極が電極用メタライズ層（３）に相当
するものとなる。またリードレスタイプのパッケージに
あってはパッケージの下面に回路基板との接続用の多数
の点状の電極が形成されるが、この場合にはこれらの点
状電極が電極用メタライズ層（３）に相当するものとな
り、本発明をこれらの点状電極の形成にも適用できるこ
とは言うまでもない。
ボンディング用のものとして説明したが、フリップチッ
プタイプのものにおいては半導体素子の下面の電極と直
接接触する点状電極が電極用メタライズ層（３）に相当
するものとなる。またリードレスタイプのパッケージに
あってはパッケージの下面に回路基板との接続用の多数
の点状の電極が形成されるが、この場合にはこれらの点
状電極が電極用メタライズ層（３）に相当するものとな
り、本発明をこれらの点状電極の形成にも適用できるこ
とは言うまでもない。
（発明の効果）
本発明は以上の説明からも明らかなように、不可避的に
生ずるセラミックシートの焼成収縮にかかわらず、ホト
レジスト法によって高精度の電極を形成することに成功
したものであるから、高集積度の半導体素子を支持する
ために好適な半導体素子用パッケージ及びその製造方法
として、産業の発展に寄与するところは極めて大である
。
生ずるセラミックシートの焼成収縮にかかわらず、ホト
レジスト法によって高精度の電極を形成することに成功
したものであるから、高集積度の半導体素子を支持する
ために好適な半導体素子用パッケージ及びその製造方法
として、産業の発展に寄与するところは極めて大である
。
第１図〜第４図は本願筒２の発明の実施例の製造工程を
示す断面図、第５図〜第８図は本願筒３の発明の実施例
の製造工程を示す断面図である。 （１）；セラミックシート、（３） ：電極用メタライ
ズ層、（６）：感光性電気絶縁層、（７）：開口部、ａ
Ｏ）：金属層。
示す断面図、第５図〜第８図は本願筒３の発明の実施例
の製造工程を示す断面図である。 （１）；セラミックシート、（３） ：電極用メタライ
ズ層、（６）：感光性電気絶縁層、（７）：開口部、ａ
Ｏ）：金属層。
Claims (1)
- 【特許請求の範囲】 １、セラミックシート（１）上に焼成された電極用メタ
ライズ層（３）上に、ホトエッチングにより形成された
開口部（７）を有する感光性電気絶縁層（６）が被覆さ
れ、この開口部（７）内の電極用メタライズ層（３）上
にははんだとの親和性に優れた金属層（１０）が形成さ
れていることを特徴とする半導体素子用パッケージ。 ２、所要部分に電極用メタライズ層が形成されたセラミ
ックグリーンシートを焼成した後その電極用メタライズ
層を含む部分の表面全体に感光性電気絶縁層を形成し、
これをホトエッチングして正確な位置に開口部を形成し
たうえ、外部金属リードをろう付けし、その後はんだと
の親和性に優れた金属によるめっきを施して開口部内の
電極用メタライズ層上にはんだ付け用の金属層を形成す
ることを特徴とする半導体素子用パッケージの製造法。 ３、所要部分に電極用メタライズ層が形成されたセラミ
ックグリーンシートを焼成したうえ端子ピンのような外
部金属リードをろう付けし、該電極用メタライズ層を含
む部分の表面全体に感光性電気絶縁層を塗布し、その後
この感光性電気絶縁層をホトエッチングして正確な位置
に電極用メタライズ層に連通する開口部を形成し、その
後はんだとの親和性に優れた金属によるめっきを施して
開口部内のメタライズ層上にはんだ付け用の金属層を形
成することを特徴とする半導体素子用パッケージの製造
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6021886A JPS62216348A (ja) | 1986-03-18 | 1986-03-18 | 半導体素子用パツケ−ジ及びその製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6021886A JPS62216348A (ja) | 1986-03-18 | 1986-03-18 | 半導体素子用パツケ−ジ及びその製造法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62216348A true JPS62216348A (ja) | 1987-09-22 |
| JPH0466386B2 JPH0466386B2 (ja) | 1992-10-23 |
Family
ID=13135803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6021886A Granted JPS62216348A (ja) | 1986-03-18 | 1986-03-18 | 半導体素子用パツケ−ジ及びその製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62216348A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4428583B1 (ja) * | 2009-06-26 | 2010-03-10 | 喜子 山村 | 犬用レインコート |
-
1986
- 1986-03-18 JP JP6021886A patent/JPS62216348A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0466386B2 (ja) | 1992-10-23 |
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|---|---|---|---|
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