JPS62216077A - Address generator - Google Patents
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- JPS62216077A JPS62216077A JP461386A JP461386A JPS62216077A JP S62216077 A JPS62216077 A JP S62216077A JP 461386 A JP461386 A JP 461386A JP 461386 A JP461386 A JP 461386A JP S62216077 A JPS62216077 A JP S62216077A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はフレームメモリ内の画像データを処理モード
に対応してアクセスするアドレス発生器に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an address generator that accesses image data in a frame memory in accordance with a processing mode.
複数の処理モードに対応してフレームメモリ内の画像デ
ータを読み出し、画像処理を行なう場合の従来例を第3
図に基づいて説明する。A conventional example of reading out image data in a frame memory and performing image processing in response to multiple processing modes is shown in the third example.
This will be explained based on the diagram.
第3図は従来のアドレス発生器を用いた複数モード画像
処理装置の構成を示す構成図であり、図において、1は
処理モードを示すモードセレクト信号、4はセレクト信
号1にもとづいて処理モードに対応したフレームメモリ
アドレスカウンタを選択するセレクタ、7a、7b、7
cはフレームメモリアドレスカウンタ、13a、13b
。FIG. 3 is a block diagram showing the configuration of a multi-mode image processing device using a conventional address generator. In the figure, 1 indicates a mode select signal indicating a processing mode, and 4 indicates a processing mode based on the select signal 1. Selectors 7a, 7b, 7 for selecting the corresponding frame memory address counter
c is a frame memory address counter, 13a, 13b
.
13Cはフレームメモリアドレスカウンタ7a+7b、
7cのリセットを行なうカウンタリセット論理回路、8
はフレームメモリリードアドレス、9は画像データを記
憶するフレームメモリ、10はフレームメモリリードデ
ータ、11は画像処理系、12はクロック、14a、1
4b、14cはフレームメモリアドレスカウンタリセッ
ト信号である。13C is frame memory address counter 7a+7b,
Counter reset logic circuit for resetting 7c, 8
is a frame memory read address, 9 is a frame memory that stores image data, 10 is frame memory read data, 11 is an image processing system, 12 is a clock, 14a, 1
4b and 14c are frame memory address counter reset signals.
次に動作について説明する。複数のモードの処理を行な
う画像処理装置において、フレームメモリアドレスカウ
ンタ7a、7b、7cは動作期間。Next, the operation will be explained. In an image processing apparatus that performs processing in a plurality of modes, frame memory address counters 7a, 7b, and 7c are used during the operation period.
停止期間、動作周期の異なる個別の機能を有し、前記機
能は画像処理系11の行なう処理モードに対応しており
、カウンタリセット論理回路13a。The counter reset logic circuit 13a has individual functions with different stop periods and operation cycles, and the functions correspond to the processing modes performed by the image processing system 11.
13b、13cで決定される。前記フレームメモリアド
レスカウンタの出力は、各々、セレクタ4にモードセレ
クト信号1と共に入力され、処理モードに必要なフレー
ムメモリアドレスカウンタ7a、7b、7cの出力が1
つ選択されて、フレームメモリリードアドレス8として
フレームメモU 9をアクセスする。前記フレームメモ
リからは、フレームメモリリードデータ10、つまり画
像データが読み出され、画像処理系11に入力される。13b and 13c. The outputs of the frame memory address counters are each input to the selector 4 together with the mode select signal 1, and the outputs of the frame memory address counters 7a, 7b, 7c necessary for the processing mode are 1.
one is selected, and frame memo U9 is accessed as frame memory read address 8. Frame memory read data 10, ie, image data, is read from the frame memory and input to the image processing system 11.
前記画像処系11にはモードセレクト信号lも伴せて入
力されており、複数のモードの処理が行なわれる。A mode select signal 1 is also input to the image processing system 11, and processing in a plurality of modes is performed.
従来のアドレス発生器は、複数のモードに対応する場合
、回路は以上のように構成されているので、必要とする
処理のモードが多くなればそのモードに必要な別系統の
アドレスカウンタを増設せねばならず、回路内の多くの
スペースをカウンタが占めることになり、また処理内容
の変更に伴なう改修が容易でないなどの問題点があった
。In conventional address generators, when supporting multiple modes, the circuit is configured as described above, so if more processing modes are required, it is necessary to add a separate address counter required for that mode. Therefore, the counter occupies a large amount of space in the circuit, and there are problems in that it is not easy to modify the processing contents.
この発明は、上記のような問題点を解消するためになさ
れたもので、カウンタを増設せずに複数のモードに対応
するアドレスを発生できるとともに、処理内容に伴なう
改修を容易にし、汎用性を持った複数モード対応アドレ
ス発生器を得ることを目的とする。This invention was made to solve the above-mentioned problems. It is possible to generate addresses that correspond to multiple modes without adding counters, and it also facilitates modification according to the processing content, making it a general-purpose The purpose of this invention is to obtain an address generator that is compatible with multiple modes.
このためこの発明にかかるアドレス発生器は、処理モー
ドを示す信号が入力された時、動作期間。Therefore, the address generator according to the present invention has an operation period when a signal indicating the processing mode is input.
動作周期、停止期間の制御を行なう制御信号を出力する
モード制御回路と、このモード制御回路からの制御信号
にもとづいて処理モードに対応したフレームメモリへの
アドレスを発生するアドレスカウンタとを備えたことを
特徴とするものである。Equipped with a mode control circuit that outputs a control signal for controlling the operating cycle and stop period, and an address counter that generates an address to the frame memory corresponding to the processing mode based on the control signal from the mode control circuit. It is characterized by:
この発明にかかるモード制御回路は処理モードを示す信
号が入力された時、動作期間、動作周期。The mode control circuit according to the present invention determines the operation period and operation cycle when a signal indicating the processing mode is input.
停止期間の制御を行なう制御信号を出力する。Outputs a control signal to control the stop period.
この制御信号に基づき、アドレスカウンタは上記処理モ
ードに対応して、動作期間、動作周期。Based on this control signal, the address counter determines the operation period and operation cycle in accordance with the above processing mode.
停止期間の異なったアドレスを発生する。したがってフ
レームメモリから処理モードに対応した画像データが読
み出されることになる。Generate addresses with different stop periods. Therefore, image data corresponding to the processing mode is read from the frame memory.
以下図面にもとづいて本発明の一実施例を説明する。 An embodiment of the present invention will be described below based on the drawings.
第1図は本発明の一実施例を示すアドレス発生器の構成
図で、1は処理モードを示すモードセレクト信号、2は
制御ROMアドレスカウンタ、3G;J、゛+1p□4
JIIROMアドレスカウンタ2から出力される制iR
OMアドレス、4は処理モードに対応して動作期間、動
作周期、停止期間の制御を行なう制御信号を記憶してい
るモード制御ROM5は制御ROMアドレスカウンタ2
のリセットを行なう制御ROMアドレスカウンタリセッ
ト信号、6はモード制@ROM4から出力されるモード
制御信号、7はモード制御信号に基づいて動作期間、動
作周期、停止期間の異なるフレームメモリのアドレスを
発生するフレームメモリアドレスカウンタ、8はフレー
ムメモリアドレスカウンタ7から出力されるフレームメ
モリリードアドレス、9は画像データを記憶しているフ
レームメモリ、10はフレームメモリ9から読み出され
る画像データとしてのフレームメモリリードデータ、1
1はフレームメモリ9から読み出された画像データを処
理する画像処理系、12はクロック、13はカウンタリ
セット論理回路、14はフレームメモリアドレスカウン
タリセット信号である。FIG. 1 is a block diagram of an address generator showing an embodiment of the present invention, where 1 is a mode select signal indicating a processing mode, 2 is a control ROM address counter, 3G;J, ゛+1p□4
Control iR output from JIIROM address counter 2
A mode control ROM 5 is a control ROM address counter 2 in which OM address 4 stores control signals for controlling the operating period, operating cycle, and stop period in accordance with the processing mode.
6 is a mode control signal output from the mode control@ROM 4, and 7 is a mode control signal that generates addresses for frame memories with different operating periods, operating cycles, and stop periods based on the mode control signal. a frame memory address counter; 8 is a frame memory read address output from the frame memory address counter 7; 9 is a frame memory storing image data; 10 is frame memory read data as image data read from the frame memory 9; 1
1 is an image processing system that processes image data read from the frame memory 9; 12 is a clock; 13 is a counter reset logic circuit; and 14 is a frame memory address counter reset signal.
ここにおいて制御ROMアドレスカウンタ2及びモード
制御ROM4は全体でモード制御回路IAを構成してい
る。Here, the control ROM address counter 2 and mode control ROM 4 together constitute a mode control circuit IA.
次に動作について説明する。Next, the operation will be explained.
ここでは簡単のため、1フレームを6×8の全48画素
と考える(第2図(a)を参照)。またフレームメモリ
9には、1フレ一ム分の情報をラスク方向に記憶しであ
るものとし、画像処理系11では第2図(b)、 (C
1に示すようなフォーマットで画像データをラスク方向
に1クロツク毎にシリアルに出力する2つのモード(モ
ード1は第2図(b)、モード2は第2図(C)に対応
する)を持つものとする。Here, for the sake of simplicity, one frame is assumed to have a total of 48 pixels (6×8) (see FIG. 2(a)). In addition, the frame memory 9 stores information for one frame in the raster direction, and the image processing system 11 stores information for one frame in the raster direction.
It has two modes (Mode 1 corresponds to Figure 2 (b) and Mode 2 corresponds to Figure 2 (C)) in which image data is serially output every clock in the raster direction in the format shown in Figure 1. shall be taken as a thing.
ただし、第2図(b)、 (C1の斜線部分はブランキ
ングを示し、データ値は0とする。ここにおいて、処理
モードを示すモードセレクト信号1がモード制御回路I
Aに入力すると、このモード制御回路はLAモード1.
モード2のいずれかを選択する。However, in FIG. 2(b), (the shaded part of C1 indicates blanking and the data value is 0. Here, the mode select signal 1 indicating the processing mode is the mode control circuit I
A, this mode control circuit selects LA mode 1.A.
Select one of Mode 2.
ここでモード制御回路IA内の制御ROMアドレスカウ
ンタ2がカウントを始めると、制御ROMアドレスカウ
ンタ2から出力される制御ROMアドレスカウンタ3に
もとづいてモード制41 ROM4からフレームメモリ
アドレスカウンタ7ヘモード制御信号6のうちのカウン
トイネーブルが出力され、フレームメモリアドレスカウ
ンタ7がカウントをはじめる。制’4B ROMアドレ
スカウンタ2はブランキングも含めた出力lフレーム(
第2図(b)、 (C1)の画素カウンタの機能も伴せ
持っているのでモード制御ROM4からの制i11RO
Mアドレスカウンタリセット信号5により、各々のモー
ドの最終画素のカウント終了後にリセットされる。When the control ROM address counter 2 in the mode control circuit IA starts counting, a mode control signal 6 is sent from the ROM 4 to the frame memory address counter 7 based on the control ROM address counter 3 output from the control ROM address counter 2. Of these, count enable is output, and frame memory address counter 7 starts counting. System '4B ROM address counter 2 outputs 1 frame including blanking (
Since it also has the function of the pixel counter shown in Figure 2 (b) and (C1), the control i11RO from the mode control ROM4
The M address counter reset signal 5 resets the counter after counting the last pixel in each mode.
フレームメモリアドレスカウンタ7が起動すると、フレ
ームメモリアドレスカウンタ7からフレームメモリリー
ドアドレス8が発生し、フレームメモU 9とカウンタ
リセット論理回路13に入力される。ここでフレームメ
モリアドレスカウンタ7がブランキングを含まない1フ
レーム(第2図(a))の最終画素をカウントすると、
カウンタリセット論理回路13はフレームメモリアドレ
スカウンタリセット信号14を出力し、フレームメモリ
アドレスカウンタ7をリセットする。またフレームメモ
リ9からは、上記フレームメモリリードアドレス8によ
りフレームメモリリードデータ10、つまり画像データ
が順次読み出されるがブランキング期間にはフレームメ
モリ9からの読み出しを止める必要があるため、モード
制ill ROMよりブランキングに相当する間は、フ
レームメモリアドレスカウンタ7をブランキングの始ま
る直前のカウントで一時停止させるためのモード制御信
号6が出力される。画像処理系11では、フレームメモ
リリードデータ10とモードセレクト信号1.モード制
御信号6が伴せて入力され、選ばれたモードのフォーマ
ットでデータが処理される。尚、この回路に用いるカウ
ンタは同期ロード、同期リセット機能を有する。When the frame memory address counter 7 is activated, a frame memory read address 8 is generated from the frame memory address counter 7 and inputted to the frame memo U 9 and the counter reset logic circuit 13. Here, when the frame memory address counter 7 counts the last pixel of one frame (FIG. 2(a)) that does not include blanking,
The counter reset logic circuit 13 outputs a frame memory address counter reset signal 14 to reset the frame memory address counter 7. Further, frame memory read data 10, that is, image data, is sequentially read from the frame memory 9 using the frame memory read address 8, but since it is necessary to stop reading from the frame memory 9 during the blanking period, mode-based ill ROM is used. During a period corresponding to blanking, a mode control signal 6 for temporarily stopping the frame memory address counter 7 at a count immediately before blanking starts is output. The image processing system 11 receives frame memory read data 10 and mode select signals 1. A mode control signal 6 is also input, and the data is processed in the format of the selected mode. Note that the counter used in this circuit has synchronous load and synchronous reset functions.
以上述べたようにこの発明は、処理モードを示す信号が
入力された時、上記動作期間、動作周期。As described above, the present invention can control the operation period and operation cycle when a signal indicating the processing mode is input.
停止期間の制御を行なう制御信号を出力するモード制御
回路と、このモード制御回路からの制御信号にもとづい
て上記処理モードに対応したフレームメモリへのアドレ
スを発生するアドレスカウンタとを備えたので、比較的
M車な回路構成で、モード制御ROMの容量に応じたモ
ード数を設定することができ、省スペース性、複雑な機
能への柔軟性の高いアドレス発生器が得られる効果があ
る。Since it is equipped with a mode control circuit that outputs a control signal for controlling the stop period, and an address counter that generates an address to the frame memory corresponding to the above processing mode based on the control signal from this mode control circuit, it is possible to compare With a compact circuit configuration, the number of modes can be set according to the capacity of the mode control ROM, and an address generator that is space-saving and highly flexible for complex functions can be obtained.
第1図はこの発明の一実施例にかかるアドレス発生器の
構成図、第2図は各モードにおける1画像フレームのフ
ォーマット、第3図は従来のアドレス発生器を用いた複
数モードの画像処理装置を示す構成図である。
図中、1はモードセレクト信号、2は制御ROMアドレ
スカウンタ、3は制御ROMアドレス、4バーE−−)
”制御ROM、5は制′aROMアドレスカウンタリセ
ット信号、6はモード制御信号、7はフレームメモリア
ドレスカウンタ、8はフレームメモリリードアドレス、
13はカウンタリセット論理回路、14はフレームメモ
リアドレスカウンタリセット信号を示す。なお、図中、
同一符号は同一、又は相当部分を示す。
代理へ 大 岩 増 雄(ほか2名)ゲ 1 図
第3図
手続補正書(自効
昭和 年 月 日
アドレス発生器
3、補正をする者
代表者志岐守哉
4、代理人
5、補正の対象
発明の詳細な説明の欄。
6、補正の内容
Tll明IIi書第6頁第6行目FROM5は制御」と
あるのをFROM、5は制御」と補正する。
(2)同書第7頁第15行目「データ値はθとする。」
とあるのを「データ値は0とする。」と補正する。
(3)同書第7頁第17行目乃至第18行目「制御回路
はIAモード1」とあるのを「制御回路IAはモード1
」と補正する。
(4)同書第8頁第1行目乃至第2行目FROMアドレ
スカウンタ3に」とあるのをFROMアドレス3に」と
補正する。
以上
手続補正書(方力
昭和 年 月 日
1、事件の表示 特願昭61−4613号2、発明
の名称
アドレス発生器
3、補正をする者
事件との関係 特許出願人
代表者志岐守哉
4、代理人
5、補正命令の日付
昭和62年3月17日
6、補正の対象
昭和62年1月19日付促山の手続補正書。
7、補正の内容
(1)昭和62年1月19日付提出の手続補正書の第2
頁第6行目「データ値はθとする。」とあるのを「デー
タ値は0とする。」と補正する。
以上FIG. 1 is a block diagram of an address generator according to an embodiment of the present invention, FIG. 2 is a format of one image frame in each mode, and FIG. 3 is a multi-mode image processing device using a conventional address generator. FIG. In the figure, 1 is the mode select signal, 2 is the control ROM address counter, 3 is the control ROM address, and 4 bar E--)
"Control ROM, 5 is a control ROM address counter reset signal, 6 is a mode control signal, 7 is a frame memory address counter, 8 is a frame memory read address,
13 is a counter reset logic circuit, and 14 is a frame memory address counter reset signal. In addition, in the figure,
The same reference numerals indicate the same or equivalent parts. To the agent Masuo Oiwa (and 2 others) Ge 1 Figure 3 Procedure amendment form (self-effective Showa year month date address generator 3, person making the amendment Representative Moriya Shiki 4, agent 5, subject of amendment Detailed Description of the Invention Column. 6. Contents of the Amendment The text "FROM 5 is control" on page 6, line 6 of Tll Mei IIi is amended to read "FROM, 5 is control". (2) Book 7 of the same book Line 15: “The data value is θ.”
``The data value is 0.'' is corrected. (3) In the same book, page 7, lines 17 to 18, "The control circuit is in IA mode 1" is replaced with "The control circuit is in mode 1."
” he corrected. (4) In the same book, page 8, 1st and 2nd lines, correct the text "FROM address counter 3" to "FROM address 3." Written amendment to the above procedure (Horiki Showa year, month, day 1, indication of the case: Japanese Patent Application No. 61-4613 2, name of the invention address generator 3, relationship with the case by the person making the amendment: Moriya Shiki, representative of the patent applicant 4) , Agent 5, Date of amendment order: March 17, 1985 6, Subject of amendment: Procedural amendment written by Sumoyama dated January 19, 1988. 7. Contents of amendment (1) Date of January 19, 1988. Second amendment to the procedure for submission
In the 6th line of the page, "The data value is θ." is corrected to "The data value is 0."that's all
Claims (2)
、停止期間の異なるアドレスを発生し、このアドレスに
基づいて上記処理モードに対応した画像データをフレー
ムメモリから読み出すアドレス発生器において、上記処
理モードを示す信号が入力された時、上記動作期間、動
作周期、停止期間の制御を行なう制御信号を出力するモ
ード制御回路と、このモード制御回路からの制御信号に
もとづいて上記処理モードに対応したフレームメモリへ
のアドレスを発生するアドレスカウンタとを備えたこと
を特徴とするアドレス発生器。(1) In an address generator that generates addresses with different operating periods, operating cycles, and stop periods in response to a plurality of processing modes, and reads out image data corresponding to the processing mode from the frame memory based on the address, A mode control circuit that outputs a control signal to control the operation period, operation cycle, and stop period when a signal indicating a processing mode is input, and a mode control circuit that corresponds to the processing mode based on the control signal from this mode control circuit. and an address counter that generates an address to a frame memory.
期間の制御を行なう制御信号を処理モードに対応して記
憶するモード制御ROMと、このモード制御ROMに対
するアドレス信号を出力する制御ROMアドレスカウン
タとから構成されていることを特徴とする特許請求の範
囲第1項記載のアドレス発生器。(2) The mode control circuit includes a mode control ROM that stores control signals for controlling the operation period, operation cycle, and stop period in correspondence with the processing mode, and a control ROM address counter that outputs an address signal for this mode control ROM. An address generator according to claim 1, characterized in that it is comprised of:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP461386A JPS62216077A (en) | 1986-01-13 | 1986-01-13 | Address generator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP461386A JPS62216077A (en) | 1986-01-13 | 1986-01-13 | Address generator |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62216077A true JPS62216077A (en) | 1987-09-22 |
Family
ID=11588904
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP461386A Pending JPS62216077A (en) | 1986-01-13 | 1986-01-13 | Address generator |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62216077A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02144754A (en) * | 1988-11-28 | 1990-06-04 | Matsushita Electric Ind Co Ltd | Event controller |
JPH03220856A (en) * | 1990-01-25 | 1991-09-30 | Nec Corp | Facsimile equipment |
-
1986
- 1986-01-13 JP JP461386A patent/JPS62216077A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02144754A (en) * | 1988-11-28 | 1990-06-04 | Matsushita Electric Ind Co Ltd | Event controller |
JPH03220856A (en) * | 1990-01-25 | 1991-09-30 | Nec Corp | Facsimile equipment |
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