JPS6221404B2 - - Google Patents
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- JPS6221404B2 JPS6221404B2 JP54075022A JP7502279A JPS6221404B2 JP S6221404 B2 JPS6221404 B2 JP S6221404B2 JP 54075022 A JP54075022 A JP 54075022A JP 7502279 A JP7502279 A JP 7502279A JP S6221404 B2 JPS6221404 B2 JP S6221404B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/42—Modifications of amplifiers to extend the bandwidth
- H03F1/48—Modifications of amplifiers to extend the bandwidth of aperiodic amplifiers
- H03F1/483—Modifications of amplifiers to extend the bandwidth of aperiodic amplifiers with field-effect transistors
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
この発明は入力電圧に比例した出力電流を得る
線形電圧―電流変換器、時にモノリシツク集積化
に適した変換器に関するものである。
線形電圧―電流変換器、時にモノリシツク集積化
に適した変換器に関するものである。
従来の電圧―電流変換器は第１図Ａに示すよう
に電圧信号源１１からの変換されるべき信号電圧
は演算増幅器１２の非反転入力側へ供給され、演
算増幅器１２の出力はバイポーラトランジスタ１
３のベースへ供給され、トランジスタ１３のコレ
クタは電源端子１４に接続され、エミツタは演算
増幅器１２の反転入力側に接続されると共に抵抗
器１５を通じて接地される。演算増幅器１２の作
用によりその反転入力側の電圧が信号電圧と等し
くなり、従つて抵抗器１５にその信号電圧に応じ
た電流が流れる。
に電圧信号源１１からの変換されるべき信号電圧
は演算増幅器１２の非反転入力側へ供給され、演
算増幅器１２の出力はバイポーラトランジスタ１
３のベースへ供給され、トランジスタ１３のコレ
クタは電源端子１４に接続され、エミツタは演算
増幅器１２の反転入力側に接続されると共に抵抗
器１５を通じて接地される。演算増幅器１２の作
用によりその反転入力側の電圧が信号電圧と等し
くなり、従つて抵抗器１５にその信号電圧に応じ
た電流が流れる。
或いは第１図Ｂに示すように電圧信号源１１の
信号電圧は抵抗器１５を通じて演算増幅器１２の
反転入力側及びトランジスタ１３のエミツタに供
給され、トランジスタ１３のコレクタは電源端子
１４に、ベースは演算増幅器１２の出力側に接続
され、演算増幅器１２の非反転入力側は接地され
て構成されていた。
信号電圧は抵抗器１５を通じて演算増幅器１２の
反転入力側及びトランジスタ１３のエミツタに供
給され、トランジスタ１３のコレクタは電源端子
１４に、ベースは演算増幅器１２の出力側に接続
され、演算増幅器１２の非反転入力側は接地され
て構成されていた。
これ等従来の変換器はモノリシツク集積化され
た演算増幅器、単体抵抗器及び単体トランジスタ
による第１の達成手段、又は全ての素子のモノリ
シツク集積化による第２の達成手段により作られ
てきた。前記第１の達成手段は実装面積の増大、
実装コストの増大、信頼性の低下等個別部品によ
る構成回路の持つ一般的に共通な欠点を有してい
た。一方、第２の達成手段では全回路が集積化さ
れているが、演算増幅器の部分も含めて全回路を
集積化した場合に大きなチツプ面積を占有し、さ
らに特に動作電流範囲が低く高抵抗を必要とする
回路ではチツプ面積が著しく増大し、実現が難し
くなつていた。
た演算増幅器、単体抵抗器及び単体トランジスタ
による第１の達成手段、又は全ての素子のモノリ
シツク集積化による第２の達成手段により作られ
てきた。前記第１の達成手段は実装面積の増大、
実装コストの増大、信頼性の低下等個別部品によ
る構成回路の持つ一般的に共通な欠点を有してい
た。一方、第２の達成手段では全回路が集積化さ
れているが、演算増幅器の部分も含めて全回路を
集積化した場合に大きなチツプ面積を占有し、さ
らに特に動作電流範囲が低く高抵抗を必要とする
回路ではチツプ面積が著しく増大し、実現が難し
くなつていた。
又、第１，第２の実現手段に共通した欠点とし
ては演算増幅器の周波数補償のためその動作周波
数帯域の上限が著しく制約を受けていたこと、補
償容量が集積回路内の大きな面積を占有していた
ため演算増幅器部分のチツプコストが高かつたこ
と及び単極性入力及び出力しか得られなかつたこ
と等があつた。
ては演算増幅器の周波数補償のためその動作周波
数帯域の上限が著しく制約を受けていたこと、補
償容量が集積回路内の大きな面積を占有していた
ため演算増幅器部分のチツプコストが高かつたこ
と及び単極性入力及び出力しか得られなかつたこ
と等があつた。
この発明の目的は拡散抵抗及び演算増幅器を必
要とすることなく、動作周波数帯域の著しい改善
と、非常に小さなチツプ面積を占有するのみでモ
ノリシツク集積化できる電圧―電流変換器を提供
することにある。特に低電流出力を必要とする電
圧―電流変換器は従来回路では集積化するには現
実的に不可能な程大きなチツプ面積を高抵抗達成
のため必要としたが、この発明の電圧―電流変換
器では抵抗を使用せず集積回路で製造の容易な能
動素子（FET）のみによつて構成することがで
き、小さなチツプ面積を占有するのみでモノリシ
ツク集積化できるようにするものである。
要とすることなく、動作周波数帯域の著しい改善
と、非常に小さなチツプ面積を占有するのみでモ
ノリシツク集積化できる電圧―電流変換器を提供
することにある。特に低電流出力を必要とする電
圧―電流変換器は従来回路では集積化するには現
実的に不可能な程大きなチツプ面積を高抵抗達成
のため必要としたが、この発明の電圧―電流変換
器では抵抗を使用せず集積回路で製造の容易な能
動素子（FET）のみによつて構成することがで
き、小さなチツプ面積を占有するのみでモノリシ
ツク集積化できるようにするものである。
この発明によれば電界効果トランジスタで構成
された第１及び第２電流源回路を設ける。これ等
両電流源回路の電界効果トランジスタのドレイン
電流―ゲート電圧特性は共に２乗特性をもち、か
つその２乗特性の２次係数はほゞ等しいが、ゲー
ト電圧軸方向に互にずらされている。このような
第１及び第２電流源回路は共通の入力電圧により
同時に制御され、かつこれ等の出力電流の差電流
が出力回路により取出される。このようにしてそ
の差電流は入力電圧に対して直線的な関係が得ら
れる。またこの変換器は演算増幅器及び抵抗器を
用いることなく構成できる。
された第１及び第２電流源回路を設ける。これ等
両電流源回路の電界効果トランジスタのドレイン
電流―ゲート電圧特性は共に２乗特性をもち、か
つその２乗特性の２次係数はほゞ等しいが、ゲー
ト電圧軸方向に互にずらされている。このような
第１及び第２電流源回路は共通の入力電圧により
同時に制御され、かつこれ等の出力電流の差電流
が出力回路により取出される。このようにしてそ
の差電流は入力電圧に対して直線的な関係が得ら
れる。またこの変換器は演算増幅器及び抵抗器を
用いることなく構成できる。
次にこの発明による電圧―電流変換器を第２図
以下の図面を参照して説明しよう。
以下の図面を参照して説明しよう。
第２図及び第３図はこの発明の原理を説明する
ための図である。一般にｙをｘの２次の関数とす
るとこの２次関数の頂点から離れたｘの一定領域
でのｙの変化量に対する線形性は、この一定領域
が頂点から離れるに従つて良くなる。すなわち線
形性を 線形性＝線形性誤差／ｘの一定変化に対応したｙの変
化量 とすると、ｘの一定変化に対する線形性誤差がそ
の一定領域の頂点に対する位置のいかんにかかわ
らず一定であるのに対して対応するｙの変化量が
頂点からその一定領域が離れるに従つて増大する
ため線形性は改善される。
ための図である。一般にｙをｘの２次の関数とす
るとこの２次関数の頂点から離れたｘの一定領域
でのｙの変化量に対する線形性は、この一定領域
が頂点から離れるに従つて良くなる。すなわち線
形性を 線形性＝線形性誤差／ｘの一定変化に対応したｙの変
化量 とすると、ｘの一定変化に対する線形性誤差がそ
の一定領域の頂点に対する位置のいかんにかかわ
らず一定であるのに対して対応するｙの変化量が
頂点からその一定領域が離れるに従つて増大する
ため線形性は改善される。
第２図はｘ＝Ｂ、ｙ＝０を頂点とする２次関数
を図示し、線１６はこの２次関数ｙ＝Ａ（ｘ―
Ｂ）２を示し、線１７はｘの3Bから5Bまでの一
定変化（2B）領域での線形性を示すための直線
を示したものであり、この直線はｙ＝6ABx―
14AB2と表わすことができる。線１８はｘのＢか
ら3Bまでの一定変化（2B）領域での線形性を示
すための直線を示し、この直線はｙ＝2ABx―
2AB2と表わすことができる。ｘのＢから3Bへの
変化に対応したｙの変化量は4AB2であり、２次
関数曲線１６と直線１８との最大誤差、すなわち
線形性誤差１９はAB2である。一方ｘの3Bから
5Bへの変化に対応したｙの変化量は12AB2と増大
するが、２次関数曲線１６と直線１７との最大誤
差すなわち線形性誤差２１はAB2と変化しない。
このｘの3Bから5Bへの一定領域での線形性は
AB2／12AB2〓８％となる。
を図示し、線１６はこの２次関数ｙ＝Ａ（ｘ―
Ｂ）２を示し、線１７はｘの3Bから5Bまでの一
定変化（2B）領域での線形性を示すための直線
を示したものであり、この直線はｙ＝6ABx―
14AB2と表わすことができる。線１８はｘのＢか
ら3Bまでの一定変化（2B）領域での線形性を示
すための直線を示し、この直線はｙ＝2ABx―
2AB2と表わすことができる。ｘのＢから3Bへの
変化に対応したｙの変化量は4AB2であり、２次
関数曲線１６と直線１８との最大誤差、すなわち
線形性誤差１９はAB2である。一方ｘの3Bから
5Bへの変化に対応したｙの変化量は12AB2と増大
するが、２次関数曲線１６と直線１７との最大誤
差すなわち線形性誤差２１はAB2と変化しない。
このｘの3Bから5Bへの一定領域での線形性は
AB2／12AB2〓８％となる。
以上の説明が示唆するように頂点から離れたｘ
の一定領域を使用することによつてこの線形性は
著しく改善される。このような特性を電子回路と
して実現することは可能である。電界効果トラン
ジスタのゲート―ソース間入力電圧に対するドレ
イン電流が非常に良い２次特性を有していること
は公知である。第２図のｘ軸はゲートソース間電
圧、ｙ軸はドレイン電流、Ｂはしきい値電圧に対
応させることができる。したがつてこの電界効果
トランジスタを高いゲート―ソース間電圧の一定
領域で動作させることにより、その領域内のドレ
イン電流の変化は線形性が比較的良くなる。しか
しこの実現手段は入力信号範囲が制約を受けると
共に必要以上に高い電圧電源を必要とし、又消費
電力も大となるため有効な手段といえない。しか
しながら若干の付加的措置を講ずることにより、
線形性の非常によい動作領域を得ることが可能と
なる。
の一定領域を使用することによつてこの線形性は
著しく改善される。このような特性を電子回路と
して実現することは可能である。電界効果トラン
ジスタのゲート―ソース間入力電圧に対するドレ
イン電流が非常に良い２次特性を有していること
は公知である。第２図のｘ軸はゲートソース間電
圧、ｙ軸はドレイン電流、Ｂはしきい値電圧に対
応させることができる。したがつてこの電界効果
トランジスタを高いゲート―ソース間電圧の一定
領域で動作させることにより、その領域内のドレ
イン電流の変化は線形性が比較的良くなる。しか
しこの実現手段は入力信号範囲が制約を受けると
共に必要以上に高い電圧電源を必要とし、又消費
電力も大となるため有効な手段といえない。しか
しながら若干の付加的措置を講ずることにより、
線形性の非常によい動作領域を得ることが可能と
なる。
第３図において曲線２２は第１の２次関数ｙ＝
Ax2を示し、曲線２３は曲線２２と２次係数の等
しい第２の２次関数ｙ＝Ａ（ｘ―2B）2を示して
いる。曲線２２及び２３の差は２次の係数が等し
いから直線となり、直線２４はこの直線ｙ＝
4ABx―4AB2を示したものである。このような特
性を電子回路として実現することはやはり可能で
ある。その第１の実現手段の例はしきい値電圧Ｖ
Tのみ異なり、その他の特性はそろつた電界効果
トランジスタ（以下FETと記す）対によつて構
成した電子回路である。一般にしきい値電圧ＶT
に差を付けることはイオン注入によるFETのチ
ヤンネル中への不純物ドープにより達成すること
ができる。チヤンネル中への不純物ドープにより
モビリテイーは変化する。この変化量は不純物ド
ープ量又はしきい値電圧ＶTの差の量に対応して
おり、あらかじめその差の量を決めればモビリテ
イーの変化量は決められる。このモビリテイーの
変化量を補償するFETの形状比を集積回路のパ
ターンとしてあらかじめ与えておくことによつて
しきい値電圧ＶTに差を有する整合性の良いFET
対を集積回路として達成することができる。
Ax2を示し、曲線２３は曲線２２と２次係数の等
しい第２の２次関数ｙ＝Ａ（ｘ―2B）2を示して
いる。曲線２２及び２３の差は２次の係数が等し
いから直線となり、直線２４はこの直線ｙ＝
4ABx―4AB2を示したものである。このような特
性を電子回路として実現することはやはり可能で
ある。その第１の実現手段の例はしきい値電圧Ｖ
Tのみ異なり、その他の特性はそろつた電界効果
トランジスタ（以下FETと記す）対によつて構
成した電子回路である。一般にしきい値電圧ＶT
に差を付けることはイオン注入によるFETのチ
ヤンネル中への不純物ドープにより達成すること
ができる。チヤンネル中への不純物ドープにより
モビリテイーは変化する。この変化量は不純物ド
ープ量又はしきい値電圧ＶTの差の量に対応して
おり、あらかじめその差の量を決めればモビリテ
イーの変化量は決められる。このモビリテイーの
変化量を補償するFETの形状比を集積回路のパ
ターンとしてあらかじめ与えておくことによつて
しきい値電圧ＶTに差を有する整合性の良いFET
対を集積回路として達成することができる。
第２の実現手段の例はしきい値電圧の等しい複
数のFETを直列接続した２組の電流源で構成し
た電子回路である。又第３の実現手段の例は異な
る金属をゲート材料として用いた金属酸化膜
FET（MOSFET）で構成した電子回路である。
このMOSFET対ではゲート材料の差により仕事
関数（φMS）に差を生じ、しきい値電圧ＶTが異
つたFET対が得られる。
数のFETを直列接続した２組の電流源で構成し
た電子回路である。又第３の実現手段の例は異な
る金属をゲート材料として用いた金属酸化膜
FET（MOSFET）で構成した電子回路である。
このMOSFET対ではゲート材料の差により仕事
関数（φMS）に差を生じ、しきい値電圧ＶTが異
つたFET対が得られる。
以上の実現手段の例で示した電子回路は理想的
には前記第３図に示した特性２２，２３を有する
が、実際の電子回路では曲線２２，２３で示した
対の２次関数の２次の係数をまつたく等しくする
ことは難しい。曲線２２，２３の関数の２次の係
数すなわちFET対の特性比が10％不整合である
時には約２％の線形性誤差となり、１％の不整合
である時には約0.2％の線形性誤差となる、集積
回路技術では現在においても１％程度の対子対を
得ることは容易であり、高度な線形性動作領域を
得ることが可能である。
には前記第３図に示した特性２２，２３を有する
が、実際の電子回路では曲線２２，２３で示した
対の２次関数の２次の係数をまつたく等しくする
ことは難しい。曲線２２，２３の関数の２次の係
数すなわちFET対の特性比が10％不整合である
時には約２％の線形性誤差となり、１％の不整合
である時には約0.2％の線形性誤差となる、集積
回路技術では現在においても１％程度の対子対を
得ることは容易であり、高度な線形性動作領域を
得ることが可能である。
第４図はこの発明の第１の構成例の一部を示
す。２次特性をもつ第１，第２電流源回路２５，
２６が設けられ、これら第１，第２電流源回路２
５，２６は共通の入力端子２７からの入力電圧に
より制御され、その入力電圧に応じた電流を出力
端子２８，２９に流す。これら電流は端子３１を
通じて電流吸収部に共通に吸収される。
す。２次特性をもつ第１，第２電流源回路２５，
２６が設けられ、これら第１，第２電流源回路２
５，２６は共通の入力端子２７からの入力電圧に
より制御され、その入力電圧に応じた電流を出力
端子２８，２９に流す。これら電流は端子３１を
通じて電流吸収部に共通に吸収される。
第１，第２電流源回路２５，２６は端子２７へ
の入力電圧に対して第３図で例示したように２次
特性を有する出力電流をそれぞれ出力端子２８，
２９より出力する。端子２８，２９の出力電流の
差は第３図の直線２４で例示した通り入力端子２
７への印加電圧に対して線形性を有する。
の入力電圧に対して第３図で例示したように２次
特性を有する出力電流をそれぞれ出力端子２８，
２９より出力する。端子２８，２９の出力電流の
差は第３図の直線２４で例示した通り入力端子２
７への印加電圧に対して線形性を有する。
第５図は、この発明の他の構成例の一部を示
し、差動入力に対し差動出力を得るべく構成した
回路である。この構成によりゼロ差動入力に対
し、ゼロ差動出力が得られる。第５図において第
４図と共通部分には同一番号が付してある。第１
の電流源回路２５と同一特性を有する第３の電流
源回路３２が設けられ、その出力端子３３は第２
の電流源回路２６の出力端子２９と共に第２の出
力端子３４へ接続されている。又、第２の電流源
回路２６と同一特性を有する第４の電流源回路３
５が設けられ、その出力端子３６は第１の電流源
回路２５の出力端子２８と共に第１の出力端子３
７へ接続されている。又、第３，第４の電流源回
路３２，３５は第２の共通入力端子３８への入力
電圧によりバイアスされている。
し、差動入力に対し差動出力を得るべく構成した
回路である。この構成によりゼロ差動入力に対
し、ゼロ差動出力が得られる。第５図において第
４図と共通部分には同一番号が付してある。第１
の電流源回路２５と同一特性を有する第３の電流
源回路３２が設けられ、その出力端子３３は第２
の電流源回路２６の出力端子２９と共に第２の出
力端子３４へ接続されている。又、第２の電流源
回路２６と同一特性を有する第４の電流源回路３
５が設けられ、その出力端子３６は第１の電流源
回路２５の出力端子２８と共に第１の出力端子３
７へ接続されている。又、第３，第４の電流源回
路３２，３５は第２の共通入力端子３８への入力
電圧によりバイアスされている。
この構成で入力端子３８への入力を第３図の
4Bと設定すると第１の入力端子２７への2B以上
の入力に対し電源電圧等の制約範囲内で線形性を
有する差動出力電流が出力端子３４，３７より得
られる。又この差動動作はこの電圧―電流変換器
が両極性動作をしていることを意味し、従来の電
圧―電流変換器では得られない新たな特性がこの
発明によつて得られる。
4Bと設定すると第１の入力端子２７への2B以上
の入力に対し電源電圧等の制約範囲内で線形性を
有する差動出力電流が出力端子３４，３７より得
られる。又この差動動作はこの電圧―電流変換器
が両極性動作をしていることを意味し、従来の電
圧―電流変換器では得られない新たな特性がこの
発明によつて得られる。
第６図はこの発明の一実施例であり、第４図で
示した第１の構成例に対応している。第１，第２
の電流源回路２５，２６として第１，第２の
FETが用いられ、これらFET２５，２６の各ド
レインは出力端子２８，２９へ接続され、各々の
ソースは共に端子３１を通して電流吸収部（例え
ば電源）へ接続され、又、各々のゲートは共に共
通入力端子２７へ接続されている。第１，第２の
FET２５，２６はしきい値電圧ＶTのみ異り、そ
の他の特性のそろつた素子対である。そのしきい
値電圧ＶTの差は前述の各手段等によつて得るこ
とができる。
示した第１の構成例に対応している。第１，第２
の電流源回路２５，２６として第１，第２の
FETが用いられ、これらFET２５，２６の各ド
レインは出力端子２８，２９へ接続され、各々の
ソースは共に端子３１を通して電流吸収部（例え
ば電源）へ接続され、又、各々のゲートは共に共
通入力端子２７へ接続されている。第１，第２の
FET２５，２６はしきい値電圧ＶTのみ異り、そ
の他の特性のそろつた素子対である。そのしきい
値電圧ＶTの差は前述の各手段等によつて得るこ
とができる。
第７図はこの発明の他の実施例であり、第５図
で示した第２の構成例に対応している。第６図と
の共通部分には同一番号が付してある。第３，第
４の電流源回路３２，３５としてFETで構成
し、FET３２はFET２５と同一のしきい値電圧
ＶTを有し、そのドレインはFET２６のドレイン
と共に第２の出力端子３４へ接続されている。
FET３５はFET２６と同一のしきい値電圧ＶTを
有し、そのドレインはFET２５のドレインと共
に第１の出力端子３７へ接続されている。又、
FET２５，２６，３２，３５の各ソースは共に
端子３１を介して任意の電流吸収部（例えば電
源）に接続されている。又、FET３２，３５の
ゲートは共に第２の共通入力端子３８へ接続され
ている。
で示した第２の構成例に対応している。第６図と
の共通部分には同一番号が付してある。第３，第
４の電流源回路３２，３５としてFETで構成
し、FET３２はFET２５と同一のしきい値電圧
ＶTを有し、そのドレインはFET２６のドレイン
と共に第２の出力端子３４へ接続されている。
FET３５はFET２６と同一のしきい値電圧ＶTを
有し、そのドレインはFET２５のドレインと共
に第１の出力端子３７へ接続されている。又、
FET２５，２６，３２，３５の各ソースは共に
端子３１を介して任意の電流吸収部（例えば電
源）に接続されている。又、FET３２，３５の
ゲートは共に第２の共通入力端子３８へ接続され
ている。
第１の入力端子２７と第２の入力端子３８への
差動入力が零であると同相入力が変動しても出力
端子３４，３７から出力電流は等しく、その差動
出力は零となる。入力端子２７，３８へ差動入力
が印加されると出力端子３４，３７からは差動出
力が得られ、出力端子３４，３７からの出力電流
の差は入力差動電圧に比例した値となり、同相入
力には依存しない。しかしながら同相入力に対す
る除去比は小さく実際の回路としては同相除去比
改善の必要がある。
差動入力が零であると同相入力が変動しても出力
端子３４，３７から出力電流は等しく、その差動
出力は零となる。入力端子２７，３８へ差動入力
が印加されると出力端子３４，３７からは差動出
力が得られ、出力端子３４，３７からの出力電流
の差は入力差動電圧に比例した値となり、同相入
力には依存しない。しかしながら同相入力に対す
る除去比は小さく実際の回路としては同相除去比
改善の必要がある。
第８図は第７図の実施例に対してFET２５，
２９，３２，３５のソース共通接続端子３１と電
流端子３９の間に定電流源４１が付加されてい
る。この定電流源４１の付加により同相入力に対
する各FET２５，２６，３２，３５のバイアス
レベルは変化せずよつて大きな同相除去比が得ら
れる。
２９，３２，３５のソース共通接続端子３１と電
流端子３９の間に定電流源４１が付加されてい
る。この定電流源４１の付加により同相入力に対
する各FET２５，２６，３２，３５のバイアス
レベルは変化せずよつて大きな同相除去比が得ら
れる。
第９図はこの発明の別の実施例である。FET
のドレイン電流をＩd、ゲートソース間電圧をＶG
Ｓの電流増幅率をβとすると、FET２５の電圧―
電流特性は、 Ｉd1＝β１／２（ＶGS1―ＶT）２ (1) と表わされる。第２の電流源回路２６として
FET２５と異なる共通のβ２を有するFET４２
及び４３の直列接続を用いる。FET４２，４３
の電圧電流特性は Ｉd2＝β２／２（ＶＧＳ１／２−ＶT）２ (2) (1)，(2)式のゲート電圧ＶGS１の２次の係数を一致
させるにはβ２＝４β１と設定すればよい、β１
及びβ２はFETの形状に依存するからFET４２
及び４３の形状をFET２５の形状の４倍と設定
すればよい。このFET４２及び４３から成る第
２の定電流源回路２６からの出力電流Ｉp2は Ｉp2＝β１／２ＶGS1 ２ ―２β1VTVGS1＋２β1VT 2 となり、FET２５から成る第１の定電流源回路
からの出力電流Ｉp1は Ｉp1β１／２ＶGS1 ２ ―β1VTVGS1＋１／２β1VT 2 となる。Ｉp1とＩp2との差動出力は、 Ｉpd＝β1VTVGS1―３／２β1VT 2 となり、線形１次関係となる。
のドレイン電流をＩd、ゲートソース間電圧をＶG
Ｓの電流増幅率をβとすると、FET２５の電圧―
電流特性は、 Ｉd1＝β１／２（ＶGS1―ＶT）２ (1) と表わされる。第２の電流源回路２６として
FET２５と異なる共通のβ２を有するFET４２
及び４３の直列接続を用いる。FET４２，４３
の電圧電流特性は Ｉd2＝β２／２（ＶＧＳ１／２−ＶT）２ (2) (1)，(2)式のゲート電圧ＶGS１の２次の係数を一致
させるにはβ２＝４β１と設定すればよい、β１
及びβ２はFETの形状に依存するからFET４２
及び４３の形状をFET２５の形状の４倍と設定
すればよい。このFET４２及び４３から成る第
２の定電流源回路２６からの出力電流Ｉp2は Ｉp2＝β１／２ＶGS1 ２ ―２β1VTVGS1＋２β1VT 2 となり、FET２５から成る第１の定電流源回路
からの出力電流Ｉp1は Ｉp1β１／２ＶGS1 ２ ―β1VTVGS1＋１／２β1VT 2 となる。Ｉp1とＩp2との差動出力は、 Ｉpd＝β1VTVGS1―３／２β1VT 2 となり、線形１次関係となる。
第１０図の実施例は第９図の実施例を差動形式
で使用するようにしたものである。第９図との共
通部分には同一番号が付してある。第３の電流源
回路３２はFET３２で構成され、第４の電流源
回路３５はFET４４及び４５の直列接続で構成
される。FET２５，３２，４３，４５の共通ソ
ース接続点３１は直接電源に接続されるか又は定
電流源４１を介して電源へ接続される。
で使用するようにしたものである。第９図との共
通部分には同一番号が付してある。第３の電流源
回路３２はFET３２で構成され、第４の電流源
回路３５はFET４４及び４５の直列接続で構成
される。FET２５，３２，４３，４５の共通ソ
ース接続点３１は直接電源に接続されるか又は定
電流源４１を介して電源へ接続される。
第１１図は第７，８，１０図に示したこの発明
の電圧―電流変換器４６の実施例に電流ミラー回
路より出力回路４７を接続し、シングルエンド出
力とした例である。出力端子４８からは差動入力
に比例したドライブ又はシンク電流を取り出すこ
とができ、両極性動作をすることになる。端子３
７に流れる電流がFET４９に流れ、このFET４
９のゲートがFET５１のゲートに接続され、よ
つてFET５１にも端子３７と同一電流が流れ
る。FET５１と端子３４，４８が接続されてい
るため、FET５１に流れる電流と端子３４に流
れる電流との差の電流が端子４８に流れる。この
実施例の回路はCMOSモノリシツク集積回路とし
て容易に集積化することができる。第６，７，
８，９，10の実施例はｎチヤンネルFETのみ又
はＰチヤンネルのみモノリシツク集積回路で容易
に集積化することができる。
の電圧―電流変換器４６の実施例に電流ミラー回
路より出力回路４７を接続し、シングルエンド出
力とした例である。出力端子４８からは差動入力
に比例したドライブ又はシンク電流を取り出すこ
とができ、両極性動作をすることになる。端子３
７に流れる電流がFET４９に流れ、このFET４
９のゲートがFET５１のゲートに接続され、よ
つてFET５１にも端子３７と同一電流が流れ
る。FET５１と端子３４，４８が接続されてい
るため、FET５１に流れる電流と端子３４に流
れる電流との差の電流が端子４８に流れる。この
実施例の回路はCMOSモノリシツク集積回路とし
て容易に集積化することができる。第６，７，
８，９，10の実施例はｎチヤンネルFETのみ又
はＰチヤンネルのみモノリシツク集積回路で容易
に集積化することができる。
以上説明した通りこの発明の電圧―電流変換器
は能動素子のみを用い抵抗、容量素子を必要とし
ていないため集積回路として達成する場合に、従
来に比して著しく小面積化することが可能であ
り、又デイジタルMOSLSIの安価な製造プロセス
をもつて達成することができる。特にデイジタル
MOS LSIのプロセスでは素子のしきい値電圧ＶT
の制御を正確に行なうことができ、出力電流の絶
対値を制御しやすい。又この発明では差動入力差
動出力の両極性動作が得られ、例えば積分型Ａ／
Ｄ変換器の入力及び基準信号の積分器への印加手
段として有効であり、この発明はその応用上でも
重要である。
は能動素子のみを用い抵抗、容量素子を必要とし
ていないため集積回路として達成する場合に、従
来に比して著しく小面積化することが可能であ
り、又デイジタルMOSLSIの安価な製造プロセス
をもつて達成することができる。特にデイジタル
MOS LSIのプロセスでは素子のしきい値電圧ＶT
の制御を正確に行なうことができ、出力電流の絶
対値を制御しやすい。又この発明では差動入力差
動出力の両極性動作が得られ、例えば積分型Ａ／
Ｄ変換器の入力及び基準信号の積分器への印加手
段として有効であり、この発明はその応用上でも
重要である。
なお電流源回路の構成としては一般にFETを
複数個直列に接続し、電流源回路２５，３２と２
６，３５とでそのFETの数を異ならせればよ
い。
複数個直列に接続し、電流源回路２５，３２と２
６，３５とでそのFETの数を異ならせればよ
い。
第１図Ａ，Ｂは従来の電圧―電流変換器を示す
回路図、第２図はこの発明の原理を説明するため
の二次曲線図、第３図はこの発明の原理を説明す
るための二次曲線図、第４図はこの発明の一構成
例を示すブロツク図、第５図はこの発明の他の構
成例を示すブロツク図、第６図はこの発明の第１
の実施例を示す接続図、第７図乃至第１１図はそ
れぞれこの発明の他の実施例を示す接続図であ
る。 ２５，２６，３２，３４：電流源回路、２７，
３８：入力端子、２８，２９，３４，３７：出力
端子、４７：出力回路。
回路図、第２図はこの発明の原理を説明するため
の二次曲線図、第３図はこの発明の原理を説明す
るための二次曲線図、第４図はこの発明の一構成
例を示すブロツク図、第５図はこの発明の他の構
成例を示すブロツク図、第６図はこの発明の第１
の実施例を示す接続図、第７図乃至第１１図はそ
れぞれこの発明の他の実施例を示す接続図であ
る。 ２５，２６，３２，３４：電流源回路、２７，
３８：入力端子、２８，２９，３４，３７：出力
端子、４７：出力回路。
Claims (1)
- １ ドレイン電流―ゲート電圧特性が２乗特性で
ある電界効果トランジスタで構成された第１電流
源回路と、ドレイン電流―ゲート電圧特性が、上
記２乗特性の２次係数とほゞ等しく、かつその２
乗特性に対しゲート電圧軸方向にずらされ２乗特
性をもつ電界効果トランジスタで構成された第２
電流源回路と、上記第１電流源回路及び第２電流
源回路に対し共通の入力電圧を与える手段と、上
記第１電流源回路及び第２電流源回路の出力電流
の差電流を取出す出力回路とを具備し、前記第１
電流源回路を構成する電界効果トランジスタと、
前記第２電流源回路を構成する電界効果トランジ
スタとが共通ソース接続されていることを特徴と
する線形電圧―電流変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7502279A JPS55166312A (en) | 1979-06-13 | 1979-06-13 | Linear voltage-current converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7502279A JPS55166312A (en) | 1979-06-13 | 1979-06-13 | Linear voltage-current converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55166312A JPS55166312A (en) | 1980-12-25 |
| JPS6221404B2 true JPS6221404B2 (ja) | 1987-05-12 |
Family
ID=13564131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7502279A Granted JPS55166312A (en) | 1979-06-13 | 1979-06-13 | Linear voltage-current converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55166312A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS643203A (en) * | 1987-06-26 | 1989-01-09 | Mitsubishi Heavy Ind Ltd | Manufacture of turbine blade made of titanium alloy |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61120217A (ja) * | 1984-11-15 | 1986-06-07 | Mitsubishi Electric Corp | 電圧−電流変換回路 |
| JP4334564B2 (ja) | 2006-12-14 | 2009-09-30 | 株式会社東芝 | トランスコンダクタ |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4969055A (ja) * | 1972-09-11 | 1974-07-04 | ||
| JPS5425655A (en) * | 1977-07-29 | 1979-02-26 | Nec Corp | Transistor circuit of insulation gate type |
| JPS5442948A (en) * | 1977-09-10 | 1979-04-05 | Toshiba Corp | Ternary converter circuit |
-
1979
- 1979-06-13 JP JP7502279A patent/JPS55166312A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4969055A (ja) * | 1972-09-11 | 1974-07-04 | ||
| JPS5425655A (en) * | 1977-07-29 | 1979-02-26 | Nec Corp | Transistor circuit of insulation gate type |
| JPS5442948A (en) * | 1977-09-10 | 1979-04-05 | Toshiba Corp | Ternary converter circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS643203A (en) * | 1987-06-26 | 1989-01-09 | Mitsubishi Heavy Ind Ltd | Manufacture of turbine blade made of titanium alloy |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55166312A (en) | 1980-12-25 |
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