JPS62211746A - メモリ読出し方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 艮！光１ 本発明はメモリ読出し方式に関し、特にエラー発生時等
にデータ処理装置の内部状態を外部装置に読出す場合の
メモリ読出し方式に関する。

」米亘韮 従来、データ処理装置でエラーが発生した場合には、速
やかにデータ処理の動作を停止して内部状態を外部装置
（たとえばサービスプロセッサ）へ読出した後に命令リ
トライ等の処理が行われる。

内部状態を外部装置に読出す方式には大別すると２つの
方式がある。

１つは１ないし複数バイトのメモリ読出し専用データバ
スを設け、セレクタにより適当にデータを切りかえるこ
とによりメモリ内容を順次読出すものである。本方式で
は、一度に複数ビットのデータを読出すので高速に読出
しが行える反面、ハードウェアの増加、制御の複雑さな
どを招くという欠点がある。

もう１つの方式は、データ処理装置内部のレジスタ全て
を直列に接続しておき、（以後本接続バスのことをシフ
トバスと称することにする）読出し時にはそれらのレジ
スタをシフトレジスタとして動作させて、１クロツク毎
に１ビツトずつ内部状態を読出すものである。本方式で
は読出しの速度が若干劣るものの、ハードウェア量をそ
れほど増加させず、制御も比較的簡単である。その反面
本方式では、メモリ素子の様にシフトバスを持たない記
憶素子の内容を読出すには−Ｈレジスタにその内容を読
出した後、シフトバスを使用して読出さなければならず
、そのためには読出し前にまずメモリのアドレスをシフ
トバスを使用してアドレスレジスタに設定してやらなけ
ればならない。

従って、シフトバスを使用してメモリの内容を読出すた
めには、シフトバスによるアドレスの設定とメモリの内
容の読出しとを少くともメモリのワード数だけ繰返す必
要があり、通常のレジスタの読出しに比較してはるかに
時間がかかるという欠点がある。

１１立亘ｊ 本発明の目的は、アドレスレジスタを除いた全てのレジ
スタをシフトバスとして構成し、シフトバスによる単位
ワードの読出し終了毎にアドレスレジスタの内容を更新
させるようにし、アドレスレジスタへのアドレス設定を
自動的に行ってメモリ読出し時間の高速化を図ったメモ
リ読出し方式を提供することである。

１豆立且羞 本発明によれば、メモリと、このメモリの読出し内容を
セットするリードレジスタと、前記メモリのアドレスを
保持するアドレスレジスタと、前記リードレジスタを含
む他のレジスタの直列接続により構成されるデータシフ
トバスとを有し、前記データシフトバスを構成するレジ
スタをシフトレジスタとして動作させることにより前記
リードレジスタにセットされたデータを外部へ読出すよ
うにしたデータ処理装置におけるメモリ読出し方式であ
って、前記メモリの読出しを行うメモリリードモード及
び前記データシフトバスにおけるデータシフトを行うシ
フトモードを夫々指令するモード指令手段と、前記メモ
リモードでかつ前記シフトモードでない場合に、前記ア
ドレスレジスタの内容に特定の値が加算されると共に前
記メモリの前記アドレスレジスタにより指定されたアド
レスの内容を前記リードレジスタにセットし、また前記
メモリリードモードでかつ前記シフトモードの場合に、
前記アドレスレジスタ以外の全レジスタを直列接続して
前記データシフトパスとしてデータシフトせしめる様制
御する制御手段とを設け、前記データシフトバスを利用
した前記リードレジスタの内容の読出しを繰返すことに
より前記メモリ内容を外部へ読出しするようにしたこと
を特徴とするメモリ読出し方式が得られる。

Ｋｌ１ 次に本発明について図面を参照して説明する。

第１図は本発明の一実施例を示したデータ処理装置のブ
ロック図である。第１図において、ＣＰＵ１は、命令を
実行する演算処理部２、この演算処理部２によって使用
されるデータや制御情報を格納するスクラッチパッドメ
モリ３、スクラッチパッドメモリ３の読出しおよび書込
みアドレスを保持するアドレスレジスタ４、スクラッチ
パッドメモリ３の読出しデータをセットするリードレジ
スタ５、アドレスレジスタ４の内容に１を加算するため
の加算器６、アドレスレジスタ４の入力データを切りか
えるセレクタ７、シフトバス１０１および１０２を切り
かえるセレクタ８、スクラッチパッドメモリ３を高速に
読出すための制御回路９から構成されている。

サービスプロセッサ１０はｃｐｕｌの診断制御、内部情
報の読出し、クロックの供給などを行う装置である。サ
ービスプロセッサ１０とＣＰＵ１との間にはシフトパス
１０１　、１０５　、シフト動作を行うことを指示する
シフトモード信号１０７、スクラッチバドメモリ３の内
容をサービスプロセッサ１０に読出す動作を指示するメ
モリリードモード信号１０８、クロック１０６およびそ
の他の図示していないインタフェース信号が存在する。

サービスプロセッサ１０にはキーボード１１およびプリ
ンタ１２が接続されており、オペレータはこれらを使用
してＣＰＵ１の内部状態の読出し指示や読出したデータ
の表示等を行うことができる。

第２図は制御回路９の回路例であり、リードレジスタ５
の書込み指示（マイクロ命令）１１４はインバータ１３
を介してアンドゲート１４の１人力となっている。アド
レスレジスタ４の書込み指示（マイクロ命令）１１３は
ナントゲート１５の１人力となっており、サービスプロ
ッサ１０からのシフトモード（ＳＭ＞１０７及びメモリ
モード１０Ｂはゲート１８及び１９に夫々入力されてい
る。ゲート１８及び１９の正出力及び反転出力はアンド
ゲート２０の２人力となりその出力１１２がアドレスレ
ジスタ４のシフトモード入力となる。

ゲート１８及び１９の反転出力及び正出力はナントゲー
ト１６の２人力となり、その出力はアンドゲート１７の
１人力となる。また、ゲート１９の反転出力はゲート１
４の他人力となると共にナントゲート１５の他人力とな
る。ゲート１４の出力１０９はリードレジスタ５のホー
ルド（ＨＬＤ）入力となり、ナントゲート１５及び１６
の再出力はアンドゲート１７の２人力となる。このゲー
ト１７の出力１１０はアドレスレジスタ４のホールド入
力となる。そして、ゲート１９の正出力１１１はセレク
タ７及び８の切換え入力となっている。

かかる構成の制御回路９により、リードレジスタ５、ア
ンドレジスタ４及びセレクタ７．８の各々は第３図に示
した如き論理動作を行うことになる。尚、第３図におけ
るリードレジスタ５及びアンドレジスタ４の動作はクロ
ック（ＣＬＫ）１０６が出力された場合において、この
クロックに同期してなされるものである。

第４図はＣＰＵ１で使用されているすべてのレジスタの
入出力ビンの種類を示しており、ＳＩはシフトデータ入
力、ＳＯはシフトデータ出力、ＣＬＫはクロック、ＳＭ
はシフトモード、ＨＬＤはホールド（保存）の各端子で
あり、（）ｉ、　ｚｉ（ｉはビットを示し、１＝０〜ｎ
−１）は入出力データを示す。

第５図は第４図に示した各ビンの信号状態と論理動作と
の関係を示した図であり、図において矢印はクロックが
印加されたことを表わし、Ｑはクロックが印加される前
のレジスタ内容を示し、−は如何なる値をも取り得るこ
とを示す。第５図の真理値表から明らかなように、シフ
トモード（ＳＭ）入力に１が印加された場合には、クロ
ック（ＣＬＫ）に同期してレジスタの内容が１ビツトだ
け上位ヘシフトされるようになっている。ＣＰＵ１の内
部レジスタはシフトパス１０１　、１０２　、１０３　
、１０４　、１０５の順に接続されているので、シフト
モード信号１０７を１にしておいてクロック１０６をＣ
ＰＵ　１の内部レジスタのビット数だけ供給することに
より、内部レジスタのすべての情報をサービスプロセッ
サ１０へ設定することが可能となる。

かかる構成とすることにより、スクラッチパッドメモリ
３内のすべてのデータの読出しは第６図のフローチャー
トに示す手順により実行される。

先ず、ステップ１において、サービスプロセッサ１０か
らシフトモード（ＳＭ＞信号１０７が出力されＣＰＵ１
内のすべてのレジスタがシフトモードとなり、クロック
信号１０６に同期して現時点におけるすべてのレジスタ
の内容がサービスプロセッサ１０へ読出される（ステッ
プ２）。このとき、メモリリードモード信号１０８は出
力されていないので、制御回路９からのシフトモード信
号１１２は論理１となっており、よってアドレスレジス
タ４もシフトモードとなっていることは明白である。

こうしてすべてのレジスタの現時点における内容が読出
された後、ステップ３においてシフトパスを利用してア
ドレスレジスタ４に０が書込まれる。これはスクラッチ
パッドメモリ３内の０番地のデータから順次すべてのデ
ータを読出すための準備ステップである。ステップ４に
おいてメモリリードモード信号１０８がセットされて論
理１となり、ここで始めてシフトモードかつメモリリー
ドモードとなる。よってセレクタ８はシフトバス１０１
を選択してアドレスレジスタ４を除く他のすべてのレジ
スタをシフトバスにて接続することになり、アドレスレ
ジスタ４はホールドモードとなって０番地を保存してい
る。

ステップ５において、シフトモードがリセットされクロ
ック１０６が出力されると、リードレジスタ５にはスク
ラッチパッドメモリ３の０番地のデータが１時に読出さ
れてロードされると共に、アドレスレジスタ４には加算
器６にて１が加算され、次の番地が指定される。しかる
後に、ステップ７にてシフトモードがセットされ、よっ
てシフトバスを利用してリードレジスタ５の内容が順次
クロックに同期して１ビツトずつサービスプロセッサ１
０へ読出される（ステップ８）。この間アドレスレジス
タ４の内容は保存状態にある。

次に、スクラッチパッドメモリ３の１番地のデータをリ
ードレジスタ５へ読出すべく、シフトモードがリセット
され（ステップ５）、クロック出カタイミ、ングに応答
して１番地のデータがリードレジスタ５へ書込まれると
同時にアドレスレジスタ４の内容が１だけ歩進され２番
地を示すことになる。リードレジスタ５にロードされた
１番地のデータは、シフトモードによりシフトバスを利
用して１ビツトずつサービスプロセッサへ読出されるこ
とになる。

スクラッチパッドメモリ３の内容がすべて読出されると
、ステップ９にてシフトモードがリセットされ、更にス
テップ１０にてメモリリードモードがリセットされて初
期状態へ復帰する。

従来の方式では、第６図のステップ６でクロックを出力
する前にアドレスレジスタ４に読出しアドレスを設定す
ると共にリードレジスタ５にデータを入力するための制
御フリップフロップに適当な値を設定する必要が有り、
これらはシフトバスを使用して行われていたが、本実施
例によればステップ６のクロック出力によりハードウェ
アにより上記の動作が行われるのでシフトバスを使用す
る必要がなく、スクラッチパッドメモリ３の読出し時間
は約１／２となる。

１１立ｌｊ 以上説明したように本発明によれば、メモリ読出しモー
ドでかつシフトモードでない場合には、クロックが歩道
された場合にアドレスレジスタの内容に特定の値が加算
されると共にメモリの内容が読出しレジスタに読出され
、メモリ読出しモードでかつシフトモードの場合には、
アドレスレジスタの内容が保存されると共にアドレスレ
ジスタを除いた内部レジスタを接続するシフトバスが動
作するように構成することにより、メモリの読出し時間
を従来の約１／２に高速化できるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は第１図
の制御回路の具体例を示す図、第３図は第１図の回路の
各部動作態様を示す図、第４図はレジスタの入出力ビン
の態様を示す図、第５図はレジスタの入出力ビンの真理
値関係を示す図、第６図は第１図のブロックの動作を示
すフローチャートである。 主要部分の符号の説明 １・・・・・・ＣＰＵ ３・・・・・・スクラッチパッドメモリ４・・・・・・
アドレスレジスタ ５・・・・・・リードレジスタ ６・・・・・・加算器 ７．８・・・・・・セレクタ ９・・・・・・制御回路

Claims (1)

【特許請求の範囲】
1. 　メモリと、このメモリの読出し内容をセットするリー
   ドレジスタと、前記メモリのアドレスを保持するアドレ
   スレジスタと、前記リードレジスタを含む他のレジスタ
   の直列接続により構成されるデータシフトパスとを有し
   、前記データシフトパスを構成するレジスタをシフトレ
   ジスタとして動作させることにより前記リードレジスタ
   にセットされたデータを外部へ読出すようにしたデータ
   処理装置におけるメモリ読出し方式であって、前記メモ
   リの読出しを行うメモリリードモード及び前記データシ
   フトパスにおけるデータシフトを行うシフトモードを夫
   々指令するモード指令手段と、前記メモリモードでかつ
   前記シフトモードでない場合に、前記アドレスレジスタ
   の内容に特定の値が加算されると共に前記メモリの前記
   アドレスレジスタにより指定されたアドレスの内容を前
   記リードレジスタにセットし、また前記メモリリードモ
   ードでかつ前記シフトモードの場合に、前記アドレスレ
   ジスタ以外の全レジスタを直列接続して前記データシフ
   トパスとしてデータシフトせしめる様制御する制御手段
   とを設け、前記データシフトパスを利用した前記リード
   レジスタの内容の読出しを繰返すことにより前記メモリ
   内容を外部へ読出すようにしたことを特徴とするメモリ
   読出し方式。