JPS62211725A - デ−タ伝送路制御装置 - Google Patents
デ−タ伝送路制御装置Info
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- JPS62211725A JPS62211725A JP61055947A JP5594786A JPS62211725A JP S62211725 A JPS62211725 A JP S62211725A JP 61055947 A JP61055947 A JP 61055947A JP 5594786 A JP5594786 A JP 5594786A JP S62211725 A JPS62211725 A JP S62211725A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
この発明はデータ伝送路制御方式に関し、特にたとえば
自走式シフトレジスタを用いるデータ伝送路の制御方式
に関る、。
自走式シフトレジスタを用いるデータ伝送路の制御方式
に関る、。
(従来技術)
本件出願人は、先に、たとえば特願昭60−10627
2号において、データのブツシュインとポツプアウトと
を独立かつ同時的に行うことができ、さらに、ブツシュ
インされたデータが前段のレジスタの空きを条件として
自動的に前段にシフトされるような、自送式シフトレジ
スタを用いたデータ伝送路を提案した。
2号において、データのブツシュインとポツプアウトと
を独立かつ同時的に行うことができ、さらに、ブツシュ
インされたデータが前段のレジスタの空きを条件として
自動的に前段にシフトされるような、自送式シフトレジ
スタを用いたデータ伝送路を提案した。
この提案した技術では、データ伝送路は、通常(初期リ
セット以後は)停止解除状態であり、特定の条件が成立
したときにのみ停止状態とし、その後再び停止解除状態
に戻るように制御していた(発明が解決しようとる、問
題点) 一方、たとえばデータ処理に長時間を要る、場合や2つ
のデータ伝送路間で同期をとる必要がある場合など、一
定の条件が成立したとき特定のレジスタ段において、デ
ータ伝送を停止させる必要が生じる。特に、同じデータ
伝送路上を複数のデータが隙間なく伝送される場合、停
止させるべきデータが該当のレジスタ段に到達したこと
に応答して、それより前のレジスタ段への伝送を禁止し
なければならない。
セット以後は)停止解除状態であり、特定の条件が成立
したときにのみ停止状態とし、その後再び停止解除状態
に戻るように制御していた(発明が解決しようとる、問
題点) 一方、たとえばデータ処理に長時間を要る、場合や2つ
のデータ伝送路間で同期をとる必要がある場合など、一
定の条件が成立したとき特定のレジスタ段において、デ
ータ伝送を停止させる必要が生じる。特に、同じデータ
伝送路上を複数のデータが隙間なく伝送される場合、停
止させるべきデータが該当のレジスタ段に到達したこと
に応答して、それより前のレジスタ段への伝送を禁止し
なければならない。
このような場合、伝送指令信号から停止信号までの時間
よりデータ伝送路上のレジスタ段間のデータ伝搬遅延時
間の方が大きくなれば、誤動作を生じる。そのため、停
止信号が出力されるまでの時間遅れより以上の伝搬遅延
の大きいデータ伝送路を設計しなければならず、伝送レ
ートが犠牲になるばかりでなく、他方、データ伝送路の
伝搬遅延を誤動作の生じない範囲で最小に設計る、こと
は困難である。
よりデータ伝送路上のレジスタ段間のデータ伝搬遅延時
間の方が大きくなれば、誤動作を生じる。そのため、停
止信号が出力されるまでの時間遅れより以上の伝搬遅延
の大きいデータ伝送路を設計しなければならず、伝送レ
ートが犠牲になるばかりでなく、他方、データ伝送路の
伝搬遅延を誤動作の生じない範囲で最小に設計る、こと
は困難である。
それゆえに、この発明の主たる目的は、データ伝送路の
伝搬遅延を考慮る、必要のない、誤動作の生じないデー
タ伝送路の制御方式を提供る、ことである。
伝搬遅延を考慮る、必要のない、誤動作の生じないデー
タ伝送路の制御方式を提供る、ことである。
(問題点を解決る、ための手段)
この発明は、簡単に言えば、前段のレジスタの空きが検
出されたことに応じて、後段のレジスタから出力された
データをその前段のレジスタに転送させるための転送手
段、および転送手段に作用し、通常は転送手段を停止状
態とし、必要なときに停止状態を解除る、ための伝送制
御手段を備える、データ伝送路制御方式である。
出されたことに応じて、後段のレジスタから出力された
データをその前段のレジスタに転送させるための転送手
段、および転送手段に作用し、通常は転送手段を停止状
態とし、必要なときに停止状態を解除る、ための伝送制
御手段を備える、データ伝送路制御方式である。
(作用)
伝送制御手段は、後段のレジスタにあるデータが伝送さ
れるべきときは、そのデータを伝送る、ための信号(た
とえばTR0)の入力に応答して停止状態を解除して前
段のレジスタヘデータをシフトさせる。そして、その信
号の次の入力までの間に再び停止状態に戻す。通常は、
伝送制御手段はデータ伝送信号(TRO)が到来しても
停止を解除せず、その後特定の条件が成立したとき、停
止を解除し、データを前段のレジスタにシフトしてから
、再び停止状態に戻す。
れるべきときは、そのデータを伝送る、ための信号(た
とえばTR0)の入力に応答して停止状態を解除して前
段のレジスタヘデータをシフトさせる。そして、その信
号の次の入力までの間に再び停止状態に戻す。通常は、
伝送制御手段はデータ伝送信号(TRO)が到来しても
停止を解除せず、その後特定の条件が成立したとき、停
止を解除し、データを前段のレジスタにシフトしてから
、再び停止状態に戻す。
(発明の効果)
この発明によれば、データ伝送路の伝搬の遅延の大小に
かかわらず誤動作のないデータ処理装置が得られる。そ
れとともに、処理時間や処理量との関係で許容される最
大速度でデータ処理やデータ伝送を行うことができる。
かかわらず誤動作のないデータ処理装置が得られる。そ
れとともに、処理時間や処理量との関係で許容される最
大速度でデータ処理やデータ伝送を行うことができる。
この発明の上述の目的、その他の目的、特徴および利点
は、図面を参照して行なう以下の実施例の詳細な説明か
ら一層明らかとなろう。
は、図面を参照して行なう以下の実施例の詳細な説明か
ら一層明らかとなろう。
(実施例)
第2図はこの発明が実施され得るデータ処理装置の一例
としての並列処理形エミュレータの一例を示すシステム
概念図である。システム10は、データ伝送路として非
同期遅延線リング12を含み、この非同期遅延線リング
12には、合流部14を通して処理すべきデータパケッ
トが与えられるとともに、その処理されたデータは分岐
部16を通して出力される。合流部14から与えられた
データパケットは、非同期遅延線リング12を通って、
分岐部18によって分岐されて、機能記憶部20に与え
られる。機能記憶部20から読み出されたデータは、合
流部22を通して再び非同期遅延線リング12に与えら
れる。
としての並列処理形エミュレータの一例を示すシステム
概念図である。システム10は、データ伝送路として非
同期遅延線リング12を含み、この非同期遅延線リング
12には、合流部14を通して処理すべきデータパケッ
トが与えられるとともに、その処理されたデータは分岐
部16を通して出力される。合流部14から与えられた
データパケットは、非同期遅延線リング12を通って、
分岐部18によって分岐されて、機能記憶部20に与え
られる。機能記憶部20から読み出されたデータは、合
流部22を通して再び非同期遅延線リング12に与えら
れる。
機能記憶部20から与えられたデータパケットは、たと
えば第10図に示すように、ヘッダHDとそれに後続る
、複数のデータワードDW、〜DWnを含む。ヘッダH
Dは、処理コードPCおよび制御コードCCを含み、こ
の処理コードPCには、パケット構造を示すコードと処
理内容を示すコードとが含まれる。パケット構造を示す
コードとしては、たとえばヘッダであることや最後のデ
ータワードであることなどを示す順番コードがたとえば
第17番目および第16番目の2ビツトで与えられる。
えば第10図に示すように、ヘッダHDとそれに後続る
、複数のデータワードDW、〜DWnを含む。ヘッダH
Dは、処理コードPCおよび制御コードCCを含み、こ
の処理コードPCには、パケット構造を示すコードと処
理内容を示すコードとが含まれる。パケット構造を示す
コードとしては、たとえばヘッダであることや最後のデ
ータワードであることなどを示す順番コードがたとえば
第17番目および第16番目の2ビツトで与えられる。
処理内容を示すコードは、特にFコードと呼ばれ、たと
えばr+J、r−J、 ・・・またはデータの置換あ
るいは挿入など、処理の種類を特定る、ために用いられ
る。制御コードCCには、プログラム構造に起因る、ノ
ード情報すなわち物理的な行先情報やカラー情報など論
理的な情報が含まれる。
えばr+J、r−J、 ・・・またはデータの置換あ
るいは挿入など、処理の種類を特定る、ために用いられ
る。制御コードCCには、プログラム構造に起因る、ノ
ード情報すなわち物理的な行先情報やカラー情報など論
理的な情報が含まれる。
非同期遅延線リング12によって伝送される上述のよう
なデータパケットは、分岐部24および合流部26を通
して、発火部27を構成る、第1のループ状のデータ伝
送路28に与えられる。異なるデータパケットが、異な
る分岐部30および合流部32を通して、発火部27を
構成る、第2のループ状のデータ伝送路34に取り込ま
れる。
なデータパケットは、分岐部24および合流部26を通
して、発火部27を構成る、第1のループ状のデータ伝
送路28に与えられる。異なるデータパケットが、異な
る分岐部30および合流部32を通して、発火部27を
構成る、第2のループ状のデータ伝送路34に取り込ま
れる。
第1および第2のループ状のデータ伝送路28および3
4に与えられたデータパケットは、それぞれのループを
互いに逆方向に伝送され、これら伝送路とともに発火部
27を構成る、発火検出部36に与えられる。発火検出
部36では、2つのデータパケットの間でそれぞれのデ
ータパケット中に含まれる制御コードの比較を行なうこ
とによって、第1のループ状のデータ伝送路28上に存
在る、データパケットと第2のループ状のデータ伝送路
34上に存在る、データパケットとが対をなすか否かを
判定し、データパケット対として検出された特定のデー
タパケットに基づいて1つの新しいデータパケットを生
成る、。このようにして生成された新しいデータパケッ
トは、たとえば第1のループ状のデータ伝送路28上に
置かれ、分岐部38および合流部40を通して再び非同
期遅延線リング12上にもたらされる。
4に与えられたデータパケットは、それぞれのループを
互いに逆方向に伝送され、これら伝送路とともに発火部
27を構成る、発火検出部36に与えられる。発火検出
部36では、2つのデータパケットの間でそれぞれのデ
ータパケット中に含まれる制御コードの比較を行なうこ
とによって、第1のループ状のデータ伝送路28上に存
在る、データパケットと第2のループ状のデータ伝送路
34上に存在る、データパケットとが対をなすか否かを
判定し、データパケット対として検出された特定のデー
タパケットに基づいて1つの新しいデータパケットを生
成る、。このようにして生成された新しいデータパケッ
トは、たとえば第1のループ状のデータ伝送路28上に
置かれ、分岐部38および合流部40を通して再び非同
期遅延線リング12上にもたらされる。
非同期遅延線リング12上を転送される新しいデータパ
ケットは、たとえば分岐部42を通して演算処理部44
に与えられ、そこでそのデータパケットのヘッダに含ま
れる処理コードに従ってそのデータパケットに含まれヘ
ッダに後続る、単一または複数の処理対象データを処理
る、。この演算処理部44によって処理されたデータが
、合流部46を通して再び非同期遅延線リング12に合
流される。この処理結果は、再び機能記憶部20に与え
られるか、あるいは分岐部16を通して出力されるので
ある。
ケットは、たとえば分岐部42を通して演算処理部44
に与えられ、そこでそのデータパケットのヘッダに含ま
れる処理コードに従ってそのデータパケットに含まれヘ
ッダに後続る、単一または複数の処理対象データを処理
る、。この演算処理部44によって処理されたデータが
、合流部46を通して再び非同期遅延線リング12に合
流される。この処理結果は、再び機能記憶部20に与え
られるか、あるいは分岐部16を通して出力されるので
ある。
なお、システム10には、さらに、制御コード処理部4
8およびカラー管理部50が設けられるこの発明は第2
図に示すシステム10における演算処理部44に適用さ
れ得る。しかしながら、このような演算処理部44は、
主データ伝送路12に対して並列的ではなく、第2図に
おいて点線で示すように、そのデータ伝送路12上に直
列的に介挿されてもよい。
8およびカラー管理部50が設けられるこの発明は第2
図に示すシステム10における演算処理部44に適用さ
れ得る。しかしながら、このような演算処理部44は、
主データ伝送路12に対して並列的ではなく、第2図に
おいて点線で示すように、そのデータ伝送路12上に直
列的に介挿されてもよい。
第1図はこの発明の一実施例を示す概略ブロック図であ
る。演算処理部44は、多段接続された並列データバッ
ファB O+ B l + B 3+ B 4.・・・
およびそれらのそれぞれに関連して設けられるC要素(
Coincident Element) Cal C
I+ Cal C31・・・を含む。これら並列データ
バッファ30〜B3およびC要素C0〜C3は、協働し
て、非同期自走式シフトレジスタを構成る、。この非同
期自走式シフトレジスタとは、データのブツシュインと
ポツプアウトとを独立的かつ同時的に行なうことができ
、さらにブツシュインされたデータが前段のレジスタな
いし並列データバッファが空いていることを条件として
、シフトクロックを用いずに、自動的に転送されるよう
なシフトレジスタをいう。このような非同期自走式シフ
トレジスタは、主データ伝送路12およびループ状の第
1および第2のデータ伝送路28および34としても用
いられ得る。
る。演算処理部44は、多段接続された並列データバッ
ファB O+ B l + B 3+ B 4.・・・
およびそれらのそれぞれに関連して設けられるC要素(
Coincident Element) Cal C
I+ Cal C31・・・を含む。これら並列データ
バッファ30〜B3およびC要素C0〜C3は、協働し
て、非同期自走式シフトレジスタを構成る、。この非同
期自走式シフトレジスタとは、データのブツシュインと
ポツプアウトとを独立的かつ同時的に行なうことができ
、さらにブツシュインされたデータが前段のレジスタな
いし並列データバッファが空いていることを条件として
、シフトクロックを用いずに、自動的に転送されるよう
なシフトレジスタをいう。このような非同期自走式シフ
トレジスタは、主データ伝送路12およびループ状の第
1および第2のデータ伝送路28および34としても用
いられ得る。
ここで、第4図および第5図を参照して、非同期自走式
シフトレジスタを構成る、C要素について説明る、。C
要素Cは、6つの端子T、−T。
シフトレジスタを構成る、C要素について説明る、。C
要素Cは、6つの端子T、−T。
を含み、端子T、には後段のC要素からの信号TP T
(Transfer In )が与えられ、端子T
!からは後段のC要素に対して信号A K O(Ack
nowledge Out )が出力される。端子T、
からは前段のC要素に対して信号T P O(Tran
sfer 0ut)が出力され、端子T4からは前段の
C要素からの信号AK I (Acknowledg
e In)が与えられる。信号TPOは、さらに、その
対応る、並列データバッファに転送指令信号として与え
られる。そして、信号AKIは、前段の並列データバッ
ファの空き信号として与えられる。
(Transfer In )が与えられ、端子T
!からは後段のC要素に対して信号A K O(Ack
nowledge Out )が出力される。端子T、
からは前段のC要素に対して信号T P O(Tran
sfer 0ut)が出力され、端子T4からは前段の
C要素からの信号AK I (Acknowledg
e In)が与えられる。信号TPOは、さらに、その
対応る、並列データバッファに転送指令信号として与え
られる。そして、信号AKIは、前段の並列データバッ
ファの空き信号として与えられる。
なお、端子T、にはリセット信号RESETが与えられ
、端子T、には停止信号5TOPが与えられる。
、端子T、には停止信号5TOPが与えられる。
第4図の回路において、端子T、からりセット信号RE
SETが与えられると、それがインバータによって反転
され、この信号が与えられる4つのナントゲートCll
G4.1CI+およびG14の出力がともにハイレベル
になる。ナントゲートGl、G4およびGtl、 G
14の出力がハイレベルであり、したがってそれを受け
るナントゲートG3およびG1、の出力がともにローレ
ベルとなる。ナントゲートG4のハイレベルの出力が信
号AKOとなり、端子T2から後段のC要素への信号A
KIとして与えられる。これが前段の並列データバッフ
ァの空きの状態を表わす信号である。このとき、データ
がまだ到着していないとすれば、端子T1への信号TR
Iがローレベルである。端子TSへのリセット信号RE
SETが解除されると、インバータの出力がハイレベル
となり、一方ナンドゲートGI4からの信号AK’もま
たハイレベルであり、この状態が初期状態である。
SETが与えられると、それがインバータによって反転
され、この信号が与えられる4つのナントゲートCll
G4.1CI+およびG14の出力がともにハイレベル
になる。ナントゲートGl、G4およびGtl、 G
14の出力がハイレベルであり、したがってそれを受け
るナントゲートG3およびG1、の出力がともにローレ
ベルとなる。ナントゲートG4のハイレベルの出力が信
号AKOとなり、端子T2から後段のC要素への信号A
KIとして与えられる。これが前段の並列データバッフ
ァの空きの状態を表わす信号である。このとき、データ
がまだ到着していないとすれば、端子T1への信号TR
Iがローレベルである。端子TSへのリセット信号RE
SETが解除されると、インバータの出力がハイレベル
となり、一方ナンドゲートGI4からの信号AK’もま
たハイレベルであり、この状態が初期状態である。
初期状態においては、したがって、ナントゲートGIお
よびGllのそれぞれの出力がハイレベルであり、オア
ゲートG!およびGIzの一方入力がハイレベルである
。そのため、ナントゲートG3およびCI3の2つの入
力はともにそれぞれハイレベルであり、したがってこの
ナントゲートG3およびG1ffの出力はともにローレ
ベルである。すなわち、信号TR’および端子T、から
の信号TROがローレベルである。ナンドゲー)G4お
よびG、4の入力は、それぞれ、ローレベル、ハイレベ
ルおよびハイレベルとなり、これらナントゲートG、お
よびCI4の出力はそれぞれハイレベルとなる。
よびGllのそれぞれの出力がハイレベルであり、オア
ゲートG!およびGIzの一方入力がハイレベルである
。そのため、ナントゲートG3およびCI3の2つの入
力はともにそれぞれハイレベルであり、したがってこの
ナントゲートG3およびG1ffの出力はともにローレ
ベルである。すなわち、信号TR’および端子T、から
の信号TROがローレベルである。ナンドゲー)G4お
よびG、4の入力は、それぞれ、ローレベル、ハイレベ
ルおよびハイレベルとなり、これらナントゲートG、お
よびCI4の出力はそれぞれハイレベルとなる。
データが転送されてきて、後段のC要素から与えられる
端子TIへの信号TRIが第5図に示すようにハイレベ
ルに転じると、ナントゲートG。
端子TIへの信号TRIが第5図に示すようにハイレベ
ルに転じると、ナントゲートG。
の3つの入力はすべてハイレベルとなり、その出力はロ
ーレベルとなる。そうる、と、ナントゲートG3の出力
すなわち信号TR’が第5図に示すようにハイレベルと
なり、ナントゲートG、の出力がローレベルとなる。信
号TR’がハイレベルとなると、ナントゲートGIlの
出力がローレベルとなり、ナントゲートG13の出力T
POがハイレベル、ナントゲートG l 4の出力AK
’がローレベルとなる。ナンドゲー)G4およびG14
の出力がそれぞれナンドゲー)GlおよびG13の入力
に戻り、これらナントゲートG3およびGl3の出力が
ハイレベルの状態でロックされる。このようにして、第
5図に示すように端子T2からの信号AKOがローレベ
ルとなり、このC要素Cの対応る、並列データバッファ
にデータが転送されたこと、すなわちその状態ではもは
やデータの転送を受は付けないことが後段のC要素に伝
えられる。また、ナントゲートGI3の出力がハイレベ
ルであり、端子T3から、前段のC要素にハイレベルの
信号TPOが与えられる。このハイレベルの信号TRO
が、それに対応る、並列データバッファへの転送指令と
して与えられ、その並列データバッファのデータが前段
に送られる。
ーレベルとなる。そうる、と、ナントゲートG3の出力
すなわち信号TR’が第5図に示すようにハイレベルと
なり、ナントゲートG、の出力がローレベルとなる。信
号TR’がハイレベルとなると、ナントゲートGIlの
出力がローレベルとなり、ナントゲートG13の出力T
POがハイレベル、ナントゲートG l 4の出力AK
’がローレベルとなる。ナンドゲー)G4およびG14
の出力がそれぞれナンドゲー)GlおよびG13の入力
に戻り、これらナントゲートG3およびGl3の出力が
ハイレベルの状態でロックされる。このようにして、第
5図に示すように端子T2からの信号AKOがローレベ
ルとなり、このC要素Cの対応る、並列データバッファ
にデータが転送されたこと、すなわちその状態ではもは
やデータの転送を受は付けないことが後段のC要素に伝
えられる。また、ナントゲートGI3の出力がハイレベ
ルであり、端子T3から、前段のC要素にハイレベルの
信号TPOが与えられる。このハイレベルの信号TRO
が、それに対応る、並列データバッファへの転送指令と
して与えられ、その並列データバッファのデータが前段
に送られる。
4g 号A K Oがローレベルになると、第5図に示
すように゛信号TRIがローレベルになり、したがって
、ナントゲートG1の出力TR’がハイレベルに戻る。
すように゛信号TRIがローレベルになり、したがって
、ナントゲートG1の出力TR’がハイレベルに戻る。
さらに、前述のようにして、ナンドゲ−トG14の出力
AK′がローレベルに変わることによって、ナントゲー
トG4の出力AKOはハイレベルに戻り、ナンドゲー)
G3の出力TR’はローレベルに戻る。
AK′がローレベルに変わることによって、ナントゲー
トG4の出力AKOはハイレベルに戻り、ナンドゲー)
G3の出力TR’はローレベルに戻る。
前段のC要素からの信号AKOすなわち端子T4から与
えられる信号AKIが、第5図に示すように、ハイレベ
ルからローレベルに変わると、すなわち、前段の並列デ
ータバッファの空きが抽出されると、オアゲートGlz
の入力がローレベルとなり、信号TR’もまたローレベ
ルであるため、このオアゲートGIzの出力もまたロー
レベルとなる。このとき、ナントゲートG13の出力は
ハイレベルになっているので、ナントゲートGI4の出
力がハイレベルに変わる。そのため、ナントゲートGI
3の入力がハイレベルとなり、ナントゲートGI3の出
力はローレベルに戻る。このようにして、初期状態と同
じ状態に戻る。
えられる信号AKIが、第5図に示すように、ハイレベ
ルからローレベルに変わると、すなわち、前段の並列デ
ータバッファの空きが抽出されると、オアゲートGlz
の入力がローレベルとなり、信号TR’もまたローレベ
ルであるため、このオアゲートGIzの出力もまたロー
レベルとなる。このとき、ナントゲートG13の出力は
ハイレベルになっているので、ナントゲートGI4の出
力がハイレベルに変わる。そのため、ナントゲートGI
3の入力がハイレベルとなり、ナントゲートGI3の出
力はローレベルに戻る。このようにして、初期状態と同
じ状態に戻る。
もし前段のC要素からの信号AKOすなわち端子T4か
らの信号AKIがローレベルのままであるとる、と、す
なわち前段のC要素に対応る、並列データバッファがま
だ空き状態でないとる、と、ナントゲートG11の1つ
の入力はローレベルのままとなるため、端子T、からの
信号TRIがハイレベルとして与えられ、信号TR’が
ハイレベルに変わっても、ナントゲートG、は作用せず
、信号TROがハイレベルにはならないので、それによ
って後段からのデータの受は付けが拒否され、したがっ
てこのC要素に対応る、並列データバッファにはその状
態ではデータが転送できない。
らの信号AKIがローレベルのままであるとる、と、す
なわち前段のC要素に対応る、並列データバッファがま
だ空き状態でないとる、と、ナントゲートG11の1つ
の入力はローレベルのままとなるため、端子T、からの
信号TRIがハイレベルとして与えられ、信号TR’が
ハイレベルに変わっても、ナントゲートG、は作用せず
、信号TROがハイレベルにはならないので、それによ
って後段からのデータの受は付けが拒否され、したがっ
てこのC要素に対応る、並列データバッファにはその状
態ではデータが転送できない。
このようにして、第3図に示すように、並列データバッ
ファB0〜B3およびC要素C0〜C3によって、非同
期自走式シフトレジスタが構成される。
ファB0〜B3およびC要素C0〜C3によって、非同
期自走式シフトレジスタが構成される。
なお、このC要素Cに端子T6から、停止信号5TOP
が与えられると、そのハイレベルの信号がオアゲートG
、を通してナンドゲー)G13に与えられる。したがっ
て、このナントゲートG13の出力がローレベルとなり
、この状態では端子T。
が与えられると、そのハイレベルの信号がオアゲートG
、を通してナンドゲー)G13に与えられる。したがっ
て、このナントゲートG13の出力がローレベルとなり
、この状態では端子T。
からの信号TROがローレベルとなり、データの転送が
停止される。
停止される。
第1図に示すように、非同期自走式シフトレジスタを構
成る、並列データバッファB1およびB2の間に、たと
えばA L U (Arithmatic Logic
Unit ) +乗算器などを含むデータ処理要素5
4が配置される。
成る、並列データバッファB1およびB2の間に、たと
えばA L U (Arithmatic Logic
Unit ) +乗算器などを含むデータ処理要素5
4が配置される。
この実施例には、さらに、伝送制御路制御回路58が設
けられ、この伝送路制御回路58は、前段の並列データ
バッファB、に関連る、C要素C1からの信号AKIを
受けるとともに、後続る、並列データバッファに関連る
、C要素C2からの信号TPOを受ける。伝送路制御回
路58には、さらに、データ処理要素54からの処理終
了信号や条件判定回路60からの制御条件信号が与えら
れる。処理終了信号は、そのデータ処理要素54におけ
る処理たとえば演算、修飾、変形などの、処理コードP
Cによって指定されるデータ処理の終了に応じて出力さ
れる。条件判定回路60は、第6図に示すように、1つ
のデコーダ62を含み、このデコーダ62の入力として
は、後段の並列データバッファB、からB2に送られる
データパケットに含まれる処理コードPCを受け、「1
」または「0」によって表される、停止または停止解除
のための制御条件を出力る、。
けられ、この伝送路制御回路58は、前段の並列データ
バッファB、に関連る、C要素C1からの信号AKIを
受けるとともに、後続る、並列データバッファに関連る
、C要素C2からの信号TPOを受ける。伝送路制御回
路58には、さらに、データ処理要素54からの処理終
了信号や条件判定回路60からの制御条件信号が与えら
れる。処理終了信号は、そのデータ処理要素54におけ
る処理たとえば演算、修飾、変形などの、処理コードP
Cによって指定されるデータ処理の終了に応じて出力さ
れる。条件判定回路60は、第6図に示すように、1つ
のデコーダ62を含み、このデコーダ62の入力として
は、後段の並列データバッファB、からB2に送られる
データパケットに含まれる処理コードPCを受け、「1
」または「0」によって表される、停止または停止解除
のための制御条件を出力る、。
第7図を参照して、伝送路制御回路58はDフリップフ
ロップ64を含み、このDフリップフロップ64のデー
タ人力りには先の条件判定回路60に含まれるデコーダ
62からの制御条件信号が与えられる。Dフリップフロ
ップ64のクロック入力CKには後段のC要素C2から
のデータ伝送信号TROが与えられ、プリセット入力P
R3には、前段のC要素C1からの認識信号AKIと初
期リセット信号とのアンドが与えられる。詳しくいうと
、信号AKIは立上がりエツジ検出回路66に与えられ
、この立上がりエツジ検出回路66の出力と初期リセッ
ト信号(ローレベルのパルス)とがアンドゲート68の
2人力として与えられる。そして、このアンドゲート6
8の出力がDフリップフロップの入力PR5に与えられ
る。
ロップ64を含み、このDフリップフロップ64のデー
タ人力りには先の条件判定回路60に含まれるデコーダ
62からの制御条件信号が与えられる。Dフリップフロ
ップ64のクロック入力CKには後段のC要素C2から
のデータ伝送信号TROが与えられ、プリセット入力P
R3には、前段のC要素C1からの認識信号AKIと初
期リセット信号とのアンドが与えられる。詳しくいうと
、信号AKIは立上がりエツジ検出回路66に与えられ
、この立上がりエツジ検出回路66の出力と初期リセッ
ト信号(ローレベルのパルス)とがアンドゲート68の
2人力として与えられる。そして、このアンドゲート6
8の出力がDフリップフロップの入力PR5に与えられ
る。
Dフリップフロップ64のクリア人力CLRには、さら
に、データ処理要素54からの処理終了信号が、立上が
り工・7ジ検出回路66を通して、Dフリップフロップ
64のクリア人力CLRに与えられる。
に、データ処理要素54からの処理終了信号が、立上が
り工・7ジ検出回路66を通して、Dフリップフロップ
64のクリア人力CLRに与えられる。
立上がりエツジ検出回路66は、第8図に示すように、
入力信号とその反転を受けるナントゲート70を含む。
入力信号とその反転を受けるナントゲート70を含む。
したがって、立上がりエツジ検出回路66は、入力信号
(信号AKIや処理終了信号)が与えられると、その立
上がりエツジでローレベルのパルスを出力る、。
(信号AKIや処理終了信号)が与えられると、その立
上がりエツジでローレベルのパルスを出力る、。
第1図実施例の動作について説明る、。まず、第2図に
示すような1ワード構成のデータパケットが第1図にお
ける最後段の並列データバッファB3にロードされると
、このデータパケット中の識別データたとえば処理コー
ドPCが条件判定回路60に入力される。条件判定回路
60からは、その処理コードPCの内容をデコーダした
結果、そのデータパケットが停止されるべきであるか否
かの制御条件信号が「1」または「0」で出力される。
示すような1ワード構成のデータパケットが第1図にお
ける最後段の並列データバッファB3にロードされると
、このデータパケット中の識別データたとえば処理コー
ドPCが条件判定回路60に入力される。条件判定回路
60からは、その処理コードPCの内容をデコーダした
結果、そのデータパケットが停止されるべきであるか否
かの制御条件信号が「1」または「0」で出力される。
初期状態においては、伝送路制御回路58は初期リセッ
ト信号を受ける。このとき、信号AKIもまたローレベ
ルのままであるので、Dフリップフロップのプリセット
入力としてハイレベルが与えられ、このDフリップフロ
ップ64すなわち伝送路制御回路58からはハイレベル
(rlJ)の伝送路制御信号が出力される。この伝送路
制御信号がC要素C3の停止信号5TOPとしてその端
子T6 (第4図)に入力される。したがって、この
初期リセットでは、C要素CIは、停止状態とされる。
ト信号を受ける。このとき、信号AKIもまたローレベ
ルのままであるので、Dフリップフロップのプリセット
入力としてハイレベルが与えられ、このDフリップフロ
ップ64すなわち伝送路制御回路58からはハイレベル
(rlJ)の伝送路制御信号が出力される。この伝送路
制御信号がC要素C3の停止信号5TOPとしてその端
子T6 (第4図)に入力される。したがって、この
初期リセットでは、C要素CIは、停止状態とされる。
並列データバッファBZに入力されたデータパケットが
、前段の並列データバッファB、に送られるべきもので
あるときには、条件判定回路60から停止解除のための
ローレベルの制御条件信号が得られる。したがって、伝
送路制御回路58のDフリップフロップ64は、関連の
C要素C2からの伝送信号TROの立上がりで、そのロ
ーレベルを読み込み、そのため出力Qは、その信号TP
Oを立上がりでローレベルとなる。応じて、伝送路制御
回路58からの停止信号5TOPがなくなり、前段のC
要素C8の停止状態が解除される。
、前段の並列データバッファB、に送られるべきもので
あるときには、条件判定回路60から停止解除のための
ローレベルの制御条件信号が得られる。したがって、伝
送路制御回路58のDフリップフロップ64は、関連の
C要素C2からの伝送信号TROの立上がりで、そのロ
ーレベルを読み込み、そのため出力Qは、その信号TP
Oを立上がりでローレベルとなる。応じて、伝送路制御
回路58からの停止信号5TOPがなくなり、前段のC
要素C8の停止状態が解除される。
そうる、と、後段のC要素C2の伝送信号TROによっ
て、このC要素CIの信号TROも立上がる。一方、こ
のC要素C,からの認識信号AKIが立下がる。したが
って、後段の並列データバッファB、からの前段の並列
データバッファBlへのデータ伝送が行われる。
て、このC要素CIの信号TROも立上がる。一方、こ
のC要素C,からの認識信号AKIが立下がる。したが
って、後段の並列データバッファB、からの前段の並列
データバッファBlへのデータ伝送が行われる。
このようにして、データパケットが並列データバッファ
BtからB、へ伝送されると、C要素C1からの信号A
KIが立上がる。この信号AKIの立上がりエツジが、
エツジ検出回路66によって検出され、そのタイミング
でDフリップフロップ64には「0」ないしローレベル
がプリセットされ、C要素CIは再び停止状態に戻され
る。
BtからB、へ伝送されると、C要素C1からの信号A
KIが立上がる。この信号AKIの立上がりエツジが、
エツジ検出回路66によって検出され、そのタイミング
でDフリップフロップ64には「0」ないしローレベル
がプリセットされ、C要素CIは再び停止状態に戻され
る。
条件判定回路60からの制御条件信号がローレベルすな
わち前段へ伝送すべきデータパケットであるときには、
上述の動作を繰り返し、データパケットは停止されるこ
となく、データ伝送路上を伝送される。
わち前段へ伝送すべきデータパケットであるときには、
上述の動作を繰り返し、データパケットは停止されるこ
となく、データ伝送路上を伝送される。
条件判定回路60からの制御信号がハイレベルであると
き、すなわち、並列データバッファB2にロードされた
データパケットが前段の並列データバッファBIに伝送
されるべきものでないときには、C要素C2からのデー
タ伝送信号TROが立上がると、伝送路制御回路58の
Dフリップフロップ64には、制御信号のハイレベルが
読み込まれる。応じて、このDフリップフロップ64の
出力Qはハイレベルとなる。そのため、前段の並列デー
タバッファB、に関連のC要素CIは停止状態のままと
される。したがって、データパケットは並列データバッ
ファB、で停止し、データ処理要素54ではその停止さ
れたデータパケットに対して処理を施す。
き、すなわち、並列データバッファB2にロードされた
データパケットが前段の並列データバッファBIに伝送
されるべきものでないときには、C要素C2からのデー
タ伝送信号TROが立上がると、伝送路制御回路58の
Dフリップフロップ64には、制御信号のハイレベルが
読み込まれる。応じて、このDフリップフロップ64の
出力Qはハイレベルとなる。そのため、前段の並列デー
タバッファB、に関連のC要素CIは停止状態のままと
される。したがって、データパケットは並列データバッ
ファB、で停止し、データ処理要素54ではその停止さ
れたデータパケットに対して処理を施す。
データ処理要素54はそのデータ処理中ローレベルを出
力しているため、伝送路制御回路58のDフリップフロ
ップ64はクリアされない。データ処理が終了して、デ
ータ処理要素54からハイレベルのデータ処理終了信号
が得られると、それがエツジ検出回路66によって検出
され、このエツジ検出回路66からローレベルパルスが
出力すれ、Dフリップフロップ64はクリアされ、Dフ
リップフロップ64の出力Qはローレベルに転じる。応
じて、この伝送路制御回路58からの停止信号が解除さ
れて、C要素C2の信号TROが立上がり、データパケ
ットは前段の並列データバッファB、に伝送される。る
、と、その関連のC要素CIからの信号AKIが立上が
り、Dフリップフロップ64は再びプリセットされて、
その出力Qがハイレベルになる。したがって、C要素C
9は再び停止状態とされる。
力しているため、伝送路制御回路58のDフリップフロ
ップ64はクリアされない。データ処理が終了して、デ
ータ処理要素54からハイレベルのデータ処理終了信号
が得られると、それがエツジ検出回路66によって検出
され、このエツジ検出回路66からローレベルパルスが
出力すれ、Dフリップフロップ64はクリアされ、Dフ
リップフロップ64の出力Qはローレベルに転じる。応
じて、この伝送路制御回路58からの停止信号が解除さ
れて、C要素C2の信号TROが立上がり、データパケ
ットは前段の並列データバッファB、に伝送される。る
、と、その関連のC要素CIからの信号AKIが立上が
り、Dフリップフロップ64は再びプリセットされて、
その出力Qがハイレベルになる。したがって、C要素C
9は再び停止状態とされる。
このようにして、伝送路制御回路58がデータパケット
の前段への伝送を制御る、。すなわち、通常ではデータ
伝送路を停止状態としておき、必要に応じてそのつど停
止解除る、。
の前段への伝送を制御る、。すなわち、通常ではデータ
伝送路を停止状態としておき、必要に応じてそのつど停
止解除る、。
第9図はこの発明の他の実施例を示すブロック図である
。この実施例は、第10図に示すように、丁ワード目に
処理コードなどが、2コード目に対象データが含まれる
、2ワード構成のデータパケットを処理る、のに好適る
、。
。この実施例は、第10図に示すように、丁ワード目に
処理コードなどが、2コード目に対象データが含まれる
、2ワード構成のデータパケットを処理る、のに好適る
、。
第9図実施例では、伝送路制御回路58は、第1図の実
施例と同じ、第7図に示す構成および動作のものとして
構成される。しかしながら、この実施例では、1つのデ
ータパケットのうちの最初のデータワードが並列データ
バッファB、に停止した後、後続のデータワードが並列
データバッファB2にロードされたとき、データ処理要
素54がそのデータワードを処理る、ことになる。
施例と同じ、第7図に示す構成および動作のものとして
構成される。しかしながら、この実施例では、1つのデ
ータパケットのうちの最初のデータワードが並列データ
バッファB、に停止した後、後続のデータワードが並列
データバッファB2にロードされたとき、データ処理要
素54がそのデータワードを処理る、ことになる。
なお、この第9図実施例では、処理指示回路56が設け
られる。そして、前段の並列データバッファB、からの
データ特にデータパケットに含まれる処理コードPC(
第2図)がこの処理指示回路56へ与えられる。この処
理指示回路56は、簡単にいうと、並列データバッファ
B、に含まれる処理コードに応じて、データ処理要素5
4に対してデータ処理の種類ないし態様を指示る、ため
の指示信号を与える。したがって、データ処理要素54
に後段の並列データバッファB2のデータが与えられ、
それがそこで処理される際に、前段の並列データバッフ
ァB、からの処理コードによって、その処理の内容が制
御されることになる。換言すれば、後続る、データに対
る、処理の種類もしくは処理の種類の系列が、先行る、
データによって決定される。したがって、データ処理要
素54はこの処理指示回路56からの指示に従った処理
を行う。
られる。そして、前段の並列データバッファB、からの
データ特にデータパケットに含まれる処理コードPC(
第2図)がこの処理指示回路56へ与えられる。この処
理指示回路56は、簡単にいうと、並列データバッファ
B、に含まれる処理コードに応じて、データ処理要素5
4に対してデータ処理の種類ないし態様を指示る、ため
の指示信号を与える。したがって、データ処理要素54
に後段の並列データバッファB2のデータが与えられ、
それがそこで処理される際に、前段の並列データバッフ
ァB、からの処理コードによって、その処理の内容が制
御されることになる。換言すれば、後続る、データに対
る、処理の種類もしくは処理の種類の系列が、先行る、
データによって決定される。したがって、データ処理要
素54はこの処理指示回路56からの指示に従った処理
を行う。
(以下余白)
第11図はこの発明のその他の実施例を示すブロック図
である。この実施例は、特に発火部27(第2図)のよ
うに2つのデータ伝送路上を伝送されるデータパケット
をデータ処理要素54によって処理る、とき、2つのデ
ータ伝送路の同期をとるために、伝送路制御回路58′
が用いられる詳しくいうと、第1のデータ伝送路は縦続
接続された並列データバッファBl+11 B111
B+□、・・・とその関連のC要素Coo、 C
II、 C+□、・・・を含み、第2のデータ伝送路
は並列データバッファB2゜+ Bt++ Bt□、・
・・とC要素C2゜、C2++ C2Z* ・・・
を含む。そして、並列データバッファB、。とB、との
間およびB2゜とE3z+との間からデータ処理要素5
4にそれぞれ対象データが与えられる。
である。この実施例は、特に発火部27(第2図)のよ
うに2つのデータ伝送路上を伝送されるデータパケット
をデータ処理要素54によって処理る、とき、2つのデ
ータ伝送路の同期をとるために、伝送路制御回路58′
が用いられる詳しくいうと、第1のデータ伝送路は縦続
接続された並列データバッファBl+11 B111
B+□、・・・とその関連のC要素Coo、 C
II、 C+□、・・・を含み、第2のデータ伝送路
は並列データバッファB2゜+ Bt++ Bt□、・
・・とC要素C2゜、C2++ C2Z* ・・・
を含む。そして、並列データバッファB、。とB、との
間およびB2゜とE3z+との間からデータ処理要素5
4にそれぞれ対象データが与えられる。
一方、識別データすなわち処理コードPCは、それらに
後続る、並列データバッファB1□とB13およびBt
lとB11ffとから、それぞれ取出され、対応の識別
データ検出回路72および74に与えられる。この識別
データ72および74は、たとえば、第12図に示すよ
うに構成され、それぞれ関連のデータ伝送路上を伝送さ
れるデータパケットから識別データ(処理データ)を検
出ないし抽出る、。
後続る、並列データバッファB1□とB13およびBt
lとB11ffとから、それぞれ取出され、対応の識別
データ検出回路72および74に与えられる。この識別
データ72および74は、たとえば、第12図に示すよ
うに構成され、それぞれ関連のデータ伝送路上を伝送さ
れるデータパケットから識別データ(処理データ)を検
出ないし抽出る、。
第12図は第11図実施例に適用できる識別データ検出
回路の一例を示すブロック図である。この第12図では
、一方のデータ伝送路から識別データを取り出す第1の
識別データ検出回路72のみが図示され説明される。
回路の一例を示すブロック図である。この第12図では
、一方のデータ伝送路から識別データを取り出す第1の
識別データ検出回路72のみが図示され説明される。
第12図において、識別データ検出回路72は、第1の
データ伝送路に含まれる並列データバッファB I!+
8131 B 1mおよび815から、データを受け
るマルチプレクサ76を含む。すなわち、マルチプレク
サ76には、後段の並列データバッファから前段の並列
データバッファにデータパケットが転送される際、4つ
の並列データバッファBI□〜BISの出力が入力され
る。
データ伝送路に含まれる並列データバッファB I!+
8131 B 1mおよび815から、データを受け
るマルチプレクサ76を含む。すなわち、マルチプレク
サ76には、後段の並列データバッファから前段の並列
データバッファにデータパケットが転送される際、4つ
の並列データバッファBI□〜BISの出力が入力され
る。
並列データバッファB、〜BIsのそれぞれの第17番
目のビ・ノドすなわち順番コードの1ビツトには、ヘッ
ダ信号線H3Lが接続される。並列データバッファB目
およびB、□の間のヘッダ信号線H3L、は、マルチプ
レクサ76に与えられるとともに、インバータによって
反転されてアントゲ−1−G、の一方入力に与えられる
。並列データバッファBI2およびBI3の間に接続さ
れるヘッダ信号線HS L zは、そのアンドゲートG
Iの他方入力に与えられる。アンドゲートGlの出力は
、マルチプレクサ76に与えられるとともに、インバー
タによって反転されてアンドゲートG、の一方入力に与
えられる。並列データバッファB13およびBI4の間
に接続されたヘッダ信号線H3L、は、そのアンドゲー
トG、の他方入力に与えられる。アンドゲートG2の出
力は、マルチプレクサ76に与えられるとともに、イン
バータによって反転されて2人力アンドゲー1−caの
一方人力に与えられる。このアンドゲートG3の他方入
力には、並列データバッファBI4およびBISの間に
接続されるヘッダ信号線H3L4の出力が与えられ、そ
の出力はマルチプレクサ76に与えられる。
目のビ・ノドすなわち順番コードの1ビツトには、ヘッ
ダ信号線H3Lが接続される。並列データバッファB目
およびB、□の間のヘッダ信号線H3L、は、マルチプ
レクサ76に与えられるとともに、インバータによって
反転されてアントゲ−1−G、の一方入力に与えられる
。並列データバッファBI2およびBI3の間に接続さ
れるヘッダ信号線HS L zは、そのアンドゲートG
Iの他方入力に与えられる。アンドゲートGlの出力は
、マルチプレクサ76に与えられるとともに、インバー
タによって反転されてアンドゲートG、の一方入力に与
えられる。並列データバッファB13およびBI4の間
に接続されたヘッダ信号線H3L、は、そのアンドゲー
トG、の他方入力に与えられる。アンドゲートG2の出
力は、マルチプレクサ76に与えられるとともに、イン
バータによって反転されて2人力アンドゲー1−caの
一方人力に与えられる。このアンドゲートG3の他方入
力には、並列データバッファBI4およびBISの間に
接続されるヘッダ信号線H3L4の出力が与えられ、そ
の出力はマルチプレクサ76に与えられる。
これらヘッダ信号線H3L、およびアンドゲートG、〜
G3の出力は、マルチプレクサ76に含まれる対応のラ
ンチ回路(図示せず)に対る、イネーブル信号として与
えられる。
G3の出力は、マルチプレクサ76に含まれる対応のラ
ンチ回路(図示せず)に対る、イネーブル信号として与
えられる。
マルチプレクサ76からは、識別データ線を通して、条
件判定回路60′ (第11図)へ第1のデータ伝送路
28から抽出された識別データが与えられる。
件判定回路60′ (第11図)へ第1のデータ伝送路
28から抽出された識別データが与えられる。
初期状態においては、すべてのヘッダ信号線H3L、〜
HS L <はローレベルである。後段の並列データバ
ッファから並列データバッファBSsヘデータパケット
のヘッダが転送されると、ヘッダ(1線H5L4がハイ
レベルになる。一方、並列データバッファBI4および
B1ffの間のヘッダ信号線H3L、はまだローレベル
であり、したがってアンドゲートG2の出力はローレベ
ルである。このローレベルが反転されてアントゲ−)0
3に与えられるため、この時点で、このアンドゲートG
、からハイレベルが出力される。
HS L <はローレベルである。後段の並列データバ
ッファから並列データバッファBSsヘデータパケット
のヘッダが転送されると、ヘッダ(1線H5L4がハイ
レベルになる。一方、並列データバッファBI4および
B1ffの間のヘッダ信号線H3L、はまだローレベル
であり、したがってアンドゲートG2の出力はローレベ
ルである。このローレベルが反転されてアントゲ−)0
3に与えられるため、この時点で、このアンドゲートG
、からハイレベルが出力される。
アントゲ−)G3の出力がハイレベルになると、マルチ
プレクサ76に含まれる対応のラッチ回路がイネーブル
され、並列データバッファBISおよびB14の間の識
別データ線からの識別データがそのラッチ回路にラッチ
される。
プレクサ76に含まれる対応のラッチ回路がイネーブル
され、並列データバッファBISおよびB14の間の識
別データ線からの識別データがそのラッチ回路にラッチ
される。
その後、C要素C3によって並列データバッファB+g
の空きが検出されると、並列データバッファE3+sか
らこの並列データバッファBI4にデータパケットのヘ
ッダが転送される。応じて、ヘッダ信号線H3L、がハ
イレベルになり、アンドゲートG3と同じようにして、
アンドゲートG2の出力がハイレベルとなる。このアン
ドゲートG2のハイレベルの出力が反転されてアンドゲ
ートG3に与えられるため、アンドゲートG、の出力は
ローレベルに転じる。一方、アンドゲートGzがマルチ
プレクサ76に含まれる対応のラッチ回路のイネーブル
信号として働き、そのタイミングで並列データバッファ
B14から並列データバッファB、3に転送されるヘッ
ダに含まれる識別データが取り込まれる。
の空きが検出されると、並列データバッファE3+sか
らこの並列データバッファBI4にデータパケットのヘ
ッダが転送される。応じて、ヘッダ信号線H3L、がハ
イレベルになり、アンドゲートG3と同じようにして、
アンドゲートG2の出力がハイレベルとなる。このアン
ドゲートG2のハイレベルの出力が反転されてアンドゲ
ートG3に与えられるため、アンドゲートG、の出力は
ローレベルに転じる。一方、アンドゲートGzがマルチ
プレクサ76に含まれる対応のラッチ回路のイネーブル
信号として働き、そのタイミングで並列データバッファ
B14から並列データバッファB、3に転送されるヘッ
ダに含まれる識別データが取り込まれる。
このようなことを繰り返して、並列データバッファB、
□に並列データバッファBI3からデータパケットのヘ
ッダが転送されるとき、ヘッダ信号線H3L、がハイレ
ベルになる。そのため、アンドゲートG1の出力は、ア
ントゲ−)GzおよびG、ト同じように、ローレベルに
なる。ヘッダ信号HS L 、がハイレベルになると、
マルチプレクサ76に含まれる対応のランチ回路がイネ
ーブルされ、そのラッチ回路に並列データバッファB1
□からのデータパケットに含まれる識別データが書き込
まれる。すなわち、マルチプレクサ76の4つのラッチ
回路(図示せず)には、データパケットを4つのレジス
タにおいて転送る、間、順次同じ識別データが書き込ま
れることになる。そのため、その期間においては、マル
チプレクサ76からは、同じ識別データが出力され続け
る。このようにして、マルチプレクサ76を用いて、識
別データを一定時間保持る、ことができる。このように
、この実施例では、ヘッダ信号線H3L、−H3L4の
いずれかがハイレベルになっている場合には、そのうち
の最も前段に存在る、識別データが選択される。
□に並列データバッファBI3からデータパケットのヘ
ッダが転送されるとき、ヘッダ信号線H3L、がハイレ
ベルになる。そのため、アンドゲートG1の出力は、ア
ントゲ−)GzおよびG、ト同じように、ローレベルに
なる。ヘッダ信号HS L 、がハイレベルになると、
マルチプレクサ76に含まれる対応のランチ回路がイネ
ーブルされ、そのラッチ回路に並列データバッファB1
□からのデータパケットに含まれる識別データが書き込
まれる。すなわち、マルチプレクサ76の4つのラッチ
回路(図示せず)には、データパケットを4つのレジス
タにおいて転送る、間、順次同じ識別データが書き込ま
れることになる。そのため、その期間においては、マル
チプレクサ76からは、同じ識別データが出力され続け
る。このようにして、マルチプレクサ76を用いて、識
別データを一定時間保持る、ことができる。このように
、この実施例では、ヘッダ信号線H3L、−H3L4の
いずれかがハイレベルになっている場合には、そのうち
の最も前段に存在る、識別データが選択される。
並列データバッファB1□からデータパケットのへンダ
が最前段の並列データバッファBl+に転送され、並列
データバッファ13+zに後続る、ヘッダ以外のデータ
ワードが転送されると、ヘッダ信号線H3L、が再びロ
ーレベルとなり、したがって、後続る、データパケット
のヘッダによってヘッダ信号線HS L + −HS
L <のうちいずれかがハイレベルになっている場合に
は、これまで述べた回路構成によってヘッダ信号線H3
L、〜HS L。
が最前段の並列データバッファBl+に転送され、並列
データバッファ13+zに後続る、ヘッダ以外のデータ
ワードが転送されると、ヘッダ信号線H3L、が再びロ
ーレベルとなり、したがって、後続る、データパケット
のヘッダによってヘッダ信号線HS L + −HS
L <のうちいずれかがハイレベルになっている場合に
は、これまで述べた回路構成によってヘッダ信号線H3
L、〜HS L。
4のうち最も前段に存在る、識別データが選択されるこ
とになる。
とになる。
なお、第12図の例において、マルチプレクサ58がデ
ータを受ける並列データバッファの段数は、必要な時間
に応じて、任意に設定る、ことができる。
ータを受ける並列データバッファの段数は、必要な時間
に応じて、任意に設定る、ことができる。
第11図に戻って、識別データ検出回路72および74
によって検出された識別データは、条件判定回路60′
に入力される。条件判定回路60′は、第13図に示す
ように比較回路77を含み、2つの識別データの一定の
関係たとえば一致、不一致を判定る、。そして、条件判
定回路60′からは、2つの識別データが一致したとき
、制御信号として「1」を出力る、。この制御信号は、
伝送路制御回路58′に入力される。
によって検出された識別データは、条件判定回路60′
に入力される。条件判定回路60′は、第13図に示す
ように比較回路77を含み、2つの識別データの一定の
関係たとえば一致、不一致を判定る、。そして、条件判
定回路60′からは、2つの識別データが一致したとき
、制御信号として「1」を出力る、。この制御信号は、
伝送路制御回路58′に入力される。
伝送路制御回路58′には、さらに、各データ伝送路か
らのヘッダ信号線H3L、およびH3L2が接続される
。このヘッダ信号線HS L +およびH3L、は、そ
れぞれ並列データバッファB、。
らのヘッダ信号線H3L、およびH3L2が接続される
。このヘッダ信号線HS L +およびH3L、は、そ
れぞれ並列データバッファB、。
、13+++ ・・・およびB2゜+B21+ ・
・・の17ビツト目に接続され、ヘッダHD(第10図
)が到来したことを示す信号を取り出す。
・・の17ビツト目に接続され、ヘッダHD(第10図
)が到来したことを示す信号を取り出す。
伝送路制御回路58′は、第14図に示すように、2組
のDフリ7プフロソプ78.80および82.84を含
む。そして、Dフリップフロップ78および80のデー
タ人力りには、その一方入力としてヘッダ信号線H3L
、からのヘッダ信号を受けるアンドゲート86からの出
力が与えられる。他方、Dフリップフロップ82および
84のデータ人力りには、その一方入力としてヘッダ信
号線H3L、からのヘッダ信号を受けるアンドゲート8
8からの出力が与えられる。オアゲート90が設けられ
、このオアゲートの3つの入力としては、前述の条件判
定回路60’からの制御条件信号およびDフリップフロ
ップ78および82のそれぞれの出力Qが与えられる。
のDフリ7プフロソプ78.80および82.84を含
む。そして、Dフリップフロップ78および80のデー
タ人力りには、その一方入力としてヘッダ信号線H3L
、からのヘッダ信号を受けるアンドゲート86からの出
力が与えられる。他方、Dフリップフロップ82および
84のデータ人力りには、その一方入力としてヘッダ信
号線H3L、からのヘッダ信号を受けるアンドゲート8
8からの出力が与えられる。オアゲート90が設けられ
、このオアゲートの3つの入力としては、前述の条件判
定回路60’からの制御条件信号およびDフリップフロ
ップ78および82のそれぞれの出力Qが与えられる。
そして、このオアゲート90の出力は、上述のアンドゲ
ート86および88のそれぞれの他方入力として与えら
れる。
ート86および88のそれぞれの他方入力として与えら
れる。
一方、C要素CIOからの信号AKIは、立ち上がりエ
ツジ検出回路66を通してアンドゲート92の一方入力
に与えられ、また、C要素C2゜からの信号AKIも同
様に立ち上がりエツジ検出回路66を通して、アンドゲ
ート94の一方入力に与えられる。そして、2つのアン
ドゲート92および94の他方入力には、それぞれ、初
期リセット信号が与えられる。アンドゲート92の出力
はDフリップフロップ78のクリア人力CLRに与えら
れるとともに、Dフリップフロップ80のプリセット入
力PR5に与えられる。同じように、アンドゲート94
の出力も、Dフリップフロップ82のクリア人力CL
RおよびDフリップフロップ84のプリセット入力PR
3に与えられる。
ツジ検出回路66を通してアンドゲート92の一方入力
に与えられ、また、C要素C2゜からの信号AKIも同
様に立ち上がりエツジ検出回路66を通して、アンドゲ
ート94の一方入力に与えられる。そして、2つのアン
ドゲート92および94の他方入力には、それぞれ、初
期リセット信号が与えられる。アンドゲート92の出力
はDフリップフロップ78のクリア人力CLRに与えら
れるとともに、Dフリップフロップ80のプリセット入
力PR5に与えられる。同じように、アンドゲート94
の出力も、Dフリップフロップ82のクリア人力CL
RおよびDフリップフロップ84のプリセット入力PR
3に与えられる。
Dフリップフロップ78および82の両方の出力Qは、
アンドゲート96を通して、立ち上がりエツジ検出回路
66に与えられる。そして、この立ち上がりエツジ検出
回路66の出力は、Dフリップフロップ80および84
のそれぞれのクリア人力CLRとして与えられる。これ
らDフリップフロップ80および84の出力Qは、それ
ぞれ、制御信号1および制御信号2として、関連のC要
素CIGおよびC2゜に与えられる。すなわち、第14
図に示す4つのDフリソプフロフプ78〜84のうち、
Dフリップフロップ78および80が一方のデータ伝送
路を、Dフリップフロップ82および84が他方のデー
タ伝送路にそれぞれ制御る、。したがって、Dフリップ
フロップ80および84からの制御信号1および制御信
号2は、いずれも、停止状態のときに「1」として、停
止解除状態のときに「0」として出力される。
アンドゲート96を通して、立ち上がりエツジ検出回路
66に与えられる。そして、この立ち上がりエツジ検出
回路66の出力は、Dフリップフロップ80および84
のそれぞれのクリア人力CLRとして与えられる。これ
らDフリップフロップ80および84の出力Qは、それ
ぞれ、制御信号1および制御信号2として、関連のC要
素CIGおよびC2゜に与えられる。すなわち、第14
図に示す4つのDフリソプフロフプ78〜84のうち、
Dフリップフロップ78および80が一方のデータ伝送
路を、Dフリップフロップ82および84が他方のデー
タ伝送路にそれぞれ制御る、。したがって、Dフリップ
フロップ80および84からの制御信号1および制御信
号2は、いずれも、停止状態のときに「1」として、停
止解除状態のときに「0」として出力される。
初期リセット信号が与えられると、Dフリップフロップ
80および84にプリセット入力が与えられ、これらD
フリップフロップ80および84はそれぞれその出力Q
がローレベルにセットされる。したがって、制御信号1
および制御信号2を受けるC要素C1゜およびC2゜は
、いずれも、停止状態とされる。
80および84にプリセット入力が与えられ、これらD
フリップフロップ80および84はそれぞれその出力Q
がローレベルにセットされる。したがって、制御信号1
および制御信号2を受けるC要素C1゜およびC2゜は
、いずれも、停止状態とされる。
同期させるべき2つのデータパケットすなわち識別デー
タの一致る、データが検出されないときは、条件判定回
路60′の比較回路77からの制御条件信号は「0」で
ある。したがって、このとき4つのDフリップフロップ
のデータ人力りはいずれもローレベルのままである。し
たがって、Dフリップフロップ78および80は、それ
ぞれ、C要素C21からの信号TROおよびC要素C1
,からの信号TROのそれぞれの立ち上がりでそのロー
レベルのデータ入力を読み込み、その後C要素C2゜か
らの信号AKIおよびC要素CIOからの信号AKIの
立ち上がりでハイレベル(「1」)にセットされる動作
を繰り返す。したがって、2つのデータ伝送路は独立し
て、後段の並列データバッファから前段の並列データバ
ッファにデータパケットの伝送を行う。この動作は先の
第7図による制御の場合と同様であり、このときDフリ
ップフロップ82および84はローレベルのままである
。
タの一致る、データが検出されないときは、条件判定回
路60′の比較回路77からの制御条件信号は「0」で
ある。したがって、このとき4つのDフリップフロップ
のデータ人力りはいずれもローレベルのままである。し
たがって、Dフリップフロップ78および80は、それ
ぞれ、C要素C21からの信号TROおよびC要素C1
,からの信号TROのそれぞれの立ち上がりでそのロー
レベルのデータ入力を読み込み、その後C要素C2゜か
らの信号AKIおよびC要素CIOからの信号AKIの
立ち上がりでハイレベル(「1」)にセットされる動作
を繰り返す。したがって、2つのデータ伝送路は独立し
て、後段の並列データバッファから前段の並列データバ
ッファにデータパケットの伝送を行う。この動作は先の
第7図による制御の場合と同様であり、このときDフリ
ップフロップ82および84はローレベルのままである
。
条件判定回路60’によって、同期させるべき2つのデ
ータパケットが検出されると、この回路60’からの制
御信号は「1」となる、そして、2つのデータパケット
のうちの一方が下側のデータ伝送路1に先に到着したと
る、と、ヘッダ信号6%H3L、がハイレベルとなり、
関連のC要素C目からの信号TPOが立ち上がる。そう
る、と、Dフリップフロップ78がセットされ、その出
力Qがハイレベルとなる。このDフリップフロップ78
の出力は、オアゲート90に入力されている。したがっ
て、このDフリップフロップ78は、その一致状態を保
持る、。一方、このときDフリップフロップ80はセッ
トされる。そして、これら2つのDフリップフロップ7
8および80の出力は、対となるべきもう一方のデータ
パケットが上側のデータ伝送路2に到着る、まで保持さ
れる。すなわち、データ伝送路1は、停止状態のままで
、他方のデータ伝送路2におけるデータパケットの到着
を待つ。
ータパケットが検出されると、この回路60’からの制
御信号は「1」となる、そして、2つのデータパケット
のうちの一方が下側のデータ伝送路1に先に到着したと
る、と、ヘッダ信号6%H3L、がハイレベルとなり、
関連のC要素C目からの信号TPOが立ち上がる。そう
る、と、Dフリップフロップ78がセットされ、その出
力Qがハイレベルとなる。このDフリップフロップ78
の出力は、オアゲート90に入力されている。したがっ
て、このDフリップフロップ78は、その一致状態を保
持る、。一方、このときDフリップフロップ80はセッ
トされる。そして、これら2つのDフリップフロップ7
8および80の出力は、対となるべきもう一方のデータ
パケットが上側のデータ伝送路2に到着る、まで保持さ
れる。すなわち、データ伝送路1は、停止状態のままで
、他方のデータ伝送路2におけるデータパケットの到着
を待つ。
その後データ伝送路2に対となるべきデータパケットが
到着る、と、ヘッダ信号線SLH,がハイレベルとなり
、関連のC要素CWtからの信号TPOが立ち上がる。
到着る、と、ヘッダ信号線SLH,がハイレベルとなり
、関連のC要素CWtからの信号TPOが立ち上がる。
したがって、Dフリップフロップ84がセットされたま
まで、Dフリップフロップ82がセットされる。したが
って、これらDフリップフロップ82および84の出力
Qがいずれもハイレベルとなり、アンドゲート96の出
力がローレベルからハイレベルに転じる。応じて、Dフ
リップフロップ80および84のクリア入力に、エツジ
検出回路66からのローレベルパルスが人力され、Dフ
リ・ノブフロップ80および84はともにリセットされ
る。したがって、2つのDフリップフロップ80および
84の出力Qはいずれもローレベルに転じ、そのため2
つのデータ伝送路の停止状態は同時に解除され、データ
パケットの伝送が同時に開始される。このようにして、
2つのデータパケットの同期が確立される。
まで、Dフリップフロップ82がセットされる。したが
って、これらDフリップフロップ82および84の出力
Qがいずれもハイレベルとなり、アンドゲート96の出
力がローレベルからハイレベルに転じる。応じて、Dフ
リップフロップ80および84のクリア入力に、エツジ
検出回路66からのローレベルパルスが人力され、Dフ
リ・ノブフロップ80および84はともにリセットされ
る。したがって、2つのDフリップフロップ80および
84の出力Qはいずれもローレベルに転じ、そのため2
つのデータ伝送路の停止状態は同時に解除され、データ
パケットの伝送が同時に開始される。このようにして、
2つのデータパケットの同期が確立される。
停止状態が解除されると、データパケットの伝送の終了
とともに、前段の並列データバッファに関連る、C要素
CIOおよびC20からの信号AKIがいずれもハイレ
ベルに立ち上がり、Dフリップフロップ80および84
は再び「1」にセットされ、Dフリップフロップ78お
よび82は「0」にリセツトされて初期状態に戻る。こ
の初期状態においては、Dフリップフロップ80および
84の出力Qはいずれもハイレベルであるため、2つの
データ伝送路1および2上におけるデータパケットの伝
送が停止される。
とともに、前段の並列データバッファに関連る、C要素
CIOおよびC20からの信号AKIがいずれもハイレ
ベルに立ち上がり、Dフリップフロップ80および84
は再び「1」にセットされ、Dフリップフロップ78お
よび82は「0」にリセツトされて初期状態に戻る。こ
の初期状態においては、Dフリップフロップ80および
84の出力Qはいずれもハイレベルであるため、2つの
データ伝送路1および2上におけるデータパケットの伝
送が停止される。
第1図はこの発明の一実施例を示すブロック図である。
第2図はこの発明が実施され得る並列処理形エミュレー
タの一例を示すシステム概念図である。 第3図は処理されるべきデータパケットの一例を示す図
解図である。 第4図はC要素を示す回路図である。 第51図は第4図に示すC要素の動作を説明る、ための
タイミング図である。 第6図はこの実施例の条件判定回路の一例を示すブロッ
ク図である。 第7図はこの実施例の伝送路制御回路の一例を示すブロ
ック図である。 第8図はこの実施例のエツジ検出回路の一例を示すブロ
ック図である。 第9図はこの発明の他の実施例を示すブロック図である
。 第10図は第9図実施例において処理されるべきデータ
パケットの構造を示す図解図である。 第11図はこの発明のその他の実施例を示すブロック図
である。 第12図は第11図実施例の識別データ検出回路の一例
を示すブロック図である。 第13図は第11図実施例の伝送制御回路の一例を示す
ブロック図である。 第14図は第11図実施例の伝送路制御回路の一例を示
すブロック図である。 図において、54はデータ処理要素、56は処理指示回
路、80〜B3およびB、〜B、□は並列データバッフ
ァ、00〜C3およびC11”’C1?はC要素を示す
。 特許出願人 三洋電機株式会社(ほか3名)代理人 弁
理士 山1) 義人(ほか1名)第2図 第5図 図面の浄用内)“Fに変更なし) 第 6 図 (ローしベルのハ1ルス) 品 8 図 第10図 第13図 Wクヂー72 1へ刃づテ゛−夕1 だ智六 N 芝塑唸 −に面の浄
コニ(内容に変更なし) 第14内
タの一例を示すシステム概念図である。 第3図は処理されるべきデータパケットの一例を示す図
解図である。 第4図はC要素を示す回路図である。 第51図は第4図に示すC要素の動作を説明る、ための
タイミング図である。 第6図はこの実施例の条件判定回路の一例を示すブロッ
ク図である。 第7図はこの実施例の伝送路制御回路の一例を示すブロ
ック図である。 第8図はこの実施例のエツジ検出回路の一例を示すブロ
ック図である。 第9図はこの発明の他の実施例を示すブロック図である
。 第10図は第9図実施例において処理されるべきデータ
パケットの構造を示す図解図である。 第11図はこの発明のその他の実施例を示すブロック図
である。 第12図は第11図実施例の識別データ検出回路の一例
を示すブロック図である。 第13図は第11図実施例の伝送制御回路の一例を示す
ブロック図である。 第14図は第11図実施例の伝送路制御回路の一例を示
すブロック図である。 図において、54はデータ処理要素、56は処理指示回
路、80〜B3およびB、〜B、□は並列データバッフ
ァ、00〜C3およびC11”’C1?はC要素を示す
。 特許出願人 三洋電機株式会社(ほか3名)代理人 弁
理士 山1) 義人(ほか1名)第2図 第5図 図面の浄用内)“Fに変更なし) 第 6 図 (ローしベルのハ1ルス) 品 8 図 第10図 第13図 Wクヂー72 1へ刃づテ゛−夕1 だ智六 N 芝塑唸 −に面の浄
コニ(内容に変更なし) 第14内
Claims (1)
- 【特許請求の範囲】 1 前段のレジスタの空きが検出されたことに応じて、
後段のレジスタから出力されたデータを前段のレジスタ
に転送させるための転送手段、および 前記転送手段に作用し、通常は前記転送手段を停止状態
とし、必要なときに前記停止状態を解除するための伝送
制御手段を備える、データ伝送路制御方式。 2 前記転送手段は与えられる停止信号に応じて後段の
レジスタから前段のレジスタへのデータの転送を停止し
、 前記伝送制御手段は前記停止信号を前記転送手段に与え
る、特許請求の範囲第1項記載のデータ伝送路制御方式
。 3 後段のレジスタにロードされたデータに応じて、停
止を解除すべきかどうかを判定するための条件判定手段
を含み、 前記伝送制御手段は前記条件判定手段からの条件信号に
応じて前記転送手段を制御する、特許請求の範囲第1項
または第2項記載のデータ伝送路制御方式。 4 前段のレジスタと後段のレジスタとの間あるいはそ
れよりもさらに後方に配置されるデータ処理要素を含み
、 前記データ処理要素は停止信号によって停止したデータ
に対する処理が終了したとき終了信号を出力し、 前記伝送制御手段は前記終了信号に応答して前記転送手
段の停止状態を解除する、特許請求の範囲第1項ないし
第3項のいずれかに記載のデータ伝送路制御方式。 5 前記伝送手段は、後段のレジスタから前段のレジス
タへのデータ転送が終了したことに応じて、前記転送手
段に停止信号を与える、特許請求の範囲第1項ないし第
4項のいずれかに記載のデータ伝送路制御方式。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61055947A JPS62211725A (ja) | 1986-03-12 | 1986-03-12 | デ−タ伝送路制御装置 |
US06/863,979 US4907187A (en) | 1985-05-17 | 1986-05-16 | Processing system using cascaded latches in a transmission path for both feedback and forward transfer of data |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61055947A JPS62211725A (ja) | 1986-03-12 | 1986-03-12 | デ−タ伝送路制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62211725A true JPS62211725A (ja) | 1987-09-17 |
JPH0527890B2 JPH0527890B2 (ja) | 1993-04-22 |
Family
ID=13013268
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61055947A Granted JPS62211725A (ja) | 1985-05-17 | 1986-03-12 | デ−タ伝送路制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62211725A (ja) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5674731A (en) * | 1979-11-19 | 1981-06-20 | Control Data Corp | Ripple register device |
JPS5936857A (ja) * | 1982-08-25 | 1984-02-29 | Nec Corp | プロセツサユニツト |
JPS59103155A (ja) * | 1982-12-06 | 1984-06-14 | Nec Corp | デ−タ処理モジユ−ル |
JPS60225935A (ja) * | 1984-04-25 | 1985-11-11 | Nec Corp | 先入れ先出しバツフア制御装置 |
-
1986
- 1986-03-12 JP JP61055947A patent/JPS62211725A/ja active Granted
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5674731A (en) * | 1979-11-19 | 1981-06-20 | Control Data Corp | Ripple register device |
JPS5936857A (ja) * | 1982-08-25 | 1984-02-29 | Nec Corp | プロセツサユニツト |
JPS59103155A (ja) * | 1982-12-06 | 1984-06-14 | Nec Corp | デ−タ処理モジユ−ル |
JPS60225935A (ja) * | 1984-04-25 | 1985-11-11 | Nec Corp | 先入れ先出しバツフア制御装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH0527890B2 (ja) | 1993-04-22 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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