JPS6220739B2 - - Google Patents
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- JPS6220739B2 JPS6220739B2 JP54009754A JP975479A JPS6220739B2 JP S6220739 B2 JPS6220739 B2 JP S6220739B2 JP 54009754 A JP54009754 A JP 54009754A JP 975479 A JP975479 A JP 975479A JP S6220739 B2 JPS6220739 B2 JP S6220739B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
- H01L27/0821—Combination of lateral and vertical transistors only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/091—Integrated injection logic or merged transistor logic
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Description
【発明の詳細な説明】
本発明は、相補形のバイポーラ・トランジスタ
で構成され、これらのトランジスタのいくつかが
逆モードで動作するような集積トランジスタ論理
（ITL）回路に関する。
で構成され、これらのトランジスタのいくつかが
逆モードで動作するような集積トランジスタ論理
（ITL）回路に関する。
本発明の目的は集積回路として製造する場合に
最小のスペースしか必要としないトランジスタ論
理回路を提供することである。
最小のスペースしか必要としないトランジスタ論
理回路を提供することである。
他の目的はパワー／性能特性及びノイズ・トレ
ランス特性の改良されたこのような高密度論理回
路を提供することである。
ランス特性の改良されたこのような高密度論理回
路を提供することである。
他の目的は集積回路製造の歩留りを改善できる
集積論理回路を提供することである。
集積論理回路を提供することである。
他の目的は同じ半導体チツプ上にいろいろなパ
ワー／性能特性を与えることができる論理回路を
提供することである。
ワー／性能特性を与えることができる論理回路を
提供することである。
他の目的は大きなフアン・イン及びフアン・ア
ウトの能力を持つた集積論理回路を提供すること
である。
ウトの能力を持つた集積論理回路を提供すること
である。
これまで、いろいろな半導体論理回路が知られ
ている。例えば、電流スイツチ・エミツタ・フオ
ロア論理（CSEF）、トランジスタ−トランジス
タ論理（TTL）、ダイオード・トランジスタ論理
（DTL）、シヨツトキー・バリア・ダイオード・
トランジスタ論理（STL）、及びI2Lとして知られ
る電流注入論理などがある。これらの回路の利点
はいろいろな犠牲のもとになりたつている。例え
ば、電流スイツチ・エミツタ・フオロア論理は極
めて高速であるが比較的パワーの消費が大きい。
同様にシヨツトキー・トランジスタ論理は比較的
高速であるがパワーの消費が比較的大きい。更に
シヨツトキー・トランジスタ論理はシヨツトキ
ー・バリア・ダイオードをつくるための特別のプ
ロセスが必要である。トランジスタ−トランジス
タ論理は回路当りのパワーが少ないが、いくぶん
スイツチング速度が遅く、特に小形のコンピユー
タ・システム向きである。電流注入論理はパツケ
ージ密度が高い、パワーの消費が少ない、フア
ン・イン及びフアン・アウトの論理能力が比較的
大きいという利点を持つが、逆動作NPNトラン
ジスタ構造が必要でありまたオンのときにNPN
トランジスタが深く飽和する結果として電荷蓄積
量が増えるため、比較的スイツチング速度が遅い
（トランジスタ−トランジスタ論理よりも低い）
という問題がある。電流注入論理はまた、集積回
路構造で見られるパイプ現象の問題のような結晶
の不完全性に対して比較的敏感であり、影響を受
けやすい。
ている。例えば、電流スイツチ・エミツタ・フオ
ロア論理（CSEF）、トランジスタ−トランジス
タ論理（TTL）、ダイオード・トランジスタ論理
（DTL）、シヨツトキー・バリア・ダイオード・
トランジスタ論理（STL）、及びI2Lとして知られ
る電流注入論理などがある。これらの回路の利点
はいろいろな犠牲のもとになりたつている。例え
ば、電流スイツチ・エミツタ・フオロア論理は極
めて高速であるが比較的パワーの消費が大きい。
同様にシヨツトキー・トランジスタ論理は比較的
高速であるがパワーの消費が比較的大きい。更に
シヨツトキー・トランジスタ論理はシヨツトキ
ー・バリア・ダイオードをつくるための特別のプ
ロセスが必要である。トランジスタ−トランジス
タ論理は回路当りのパワーが少ないが、いくぶん
スイツチング速度が遅く、特に小形のコンピユー
タ・システム向きである。電流注入論理はパツケ
ージ密度が高い、パワーの消費が少ない、フア
ン・イン及びフアン・アウトの論理能力が比較的
大きいという利点を持つが、逆動作NPNトラン
ジスタ構造が必要でありまたオンのときにNPN
トランジスタが深く飽和する結果として電荷蓄積
量が増えるため、比較的スイツチング速度が遅い
（トランジスタ−トランジスタ論理よりも低い）
という問題がある。電流注入論理はまた、集積回
路構造で見られるパイプ現象の問題のような結晶
の不完全性に対して比較的敏感であり、影響を受
けやすい。
従つて明らかなように、あらゆる用途に対して
理想的な解決を与えるような論理回路は存在せ
ず、常にいろいろな特性あるいは条件について妥
協点を考える必要がある。本発明によれば、以後
の説明から明らかとなるように、電流注入論理の
利点を保持したまま、性能及び製造の信頼性を更
に改良することができる。
理想的な解決を与えるような論理回路は存在せ
ず、常にいろいろな特性あるいは条件について妥
協点を考える必要がある。本発明によれば、以後
の説明から明らかとなるように、電流注入論理の
利点を保持したまま、性能及び製造の信頼性を更
に改良することができる。
次に図面を参照して本発明の実施例について説
明する。第１図は、相補形のバイポーラ・トラン
ジスタで構成されていて、これらのトランジスタ
にいくつかが逆モードで動作する本発明によるト
ランジスタ論理回路を示している。電流の注入は
エミツタｅ、ベースｂ、コレクタｃの各領域を有
する横方向PNPトランジスタＴ１によつて与えら
れる。トランジスタＴ１のエミツタは抵抗Ｒ１と
直列接続されて、第１の一定電位源＋Ｖに接続さ
れている。トランジスタＴ１のベースはアースの
ような第２の一定電位源に接続されている。トラ
ンジスタＴ１のコレクタは入力端子即ち入力ノー
ドIN及び縦方向トランジスタＴ５のベースｂに
接続されている。従つてトランジスタＴ１はトラ
ンジスタＴ５又は入力ノードに絶えず電流を供給
する。入力ノードが高レベルにあるときトランジ
スタＴ１からトランジスタＴ５に電流が供給さ
れ、入力ノードが低レベルにあるときトランジス
タＴ５から電流が取除かれる。
明する。第１図は、相補形のバイポーラ・トラン
ジスタで構成されていて、これらのトランジスタ
にいくつかが逆モードで動作する本発明によるト
ランジスタ論理回路を示している。電流の注入は
エミツタｅ、ベースｂ、コレクタｃの各領域を有
する横方向PNPトランジスタＴ１によつて与えら
れる。トランジスタＴ１のエミツタは抵抗Ｒ１と
直列接続されて、第１の一定電位源＋Ｖに接続さ
れている。トランジスタＴ１のベースはアースの
ような第２の一定電位源に接続されている。トラ
ンジスタＴ１のコレクタは入力端子即ち入力ノー
ドIN及び縦方向トランジスタＴ５のベースｂに
接続されている。従つてトランジスタＴ１はトラ
ンジスタＴ５又は入力ノードに絶えず電流を供給
する。入力ノードが高レベルにあるときトランジ
スタＴ１からトランジスタＴ５に電流が供給さ
れ、入力ノードが低レベルにあるときトランジス
タＴ５から電流が取除かれる。
トランジスタＴ５はNPNトランジスタであ
り、そのエミツタｅはアース電位に接続され、そ
のベースｂは出力縦方向トランジスタＴ２，Ｔ
３，Ｔ４のベースに共通に接続されている。トラ
ンジスタＴ２，Ｔ３，Ｔ４のコレクタｃとトラン
ジスタＴ５のコレクタｃは共通接続され、その共
通ノードは抵抗Ｒ２を介して第１の一定電位源＋
Ｖに接続されている。抵抗Ｒ２は選択的であつ
て、用いられなくてもよいが、用いられた場合
は、Ｔ５がオフになるとき共通のコレクタ・ノー
ドに対するプル・アツプ抵抗として働く。
り、そのエミツタｅはアース電位に接続され、そ
のベースｂは出力縦方向トランジスタＴ２，Ｔ
３，Ｔ４のベースに共通に接続されている。トラ
ンジスタＴ２，Ｔ３，Ｔ４のコレクタｃとトラン
ジスタＴ５のコレクタｃは共通接続され、その共
通ノードは抵抗Ｒ２を介して第１の一定電位源＋
Ｖに接続されている。抵抗Ｒ２は選択的であつ
て、用いられなくてもよいが、用いられた場合
は、Ｔ５がオフになるとき共通のコレクタ・ノー
ドに対するプル・アツプ抵抗として働く。
NPNトランジスタＴ２，Ｔ３，Ｔ４は後述す
るように逆モードで動作し、分離された出力を
夫々のエミツタｅから発生する。この回路の１つ
の有利な特徴は回路性能を損うことなく所望のフ
アン・アウト能力（少なくとも10）を与えること
ができることである。この場合、寄生容量が増え
ることだけを考えればよい。図では３つのトラン
ジスタＴ２，Ｔ３，Ｔ４が用いられ、フアン・ア
ウトの数は３であるが、これは例示にすぎない。
トランジスタＴ２，Ｔ３，Ｔ４がオンになると、
これらは飽和し、電圧降下を与えない。従つて低
レベル出力はアース電位近くになる。これは常に
順方向電圧降下を持つダイオード接続に比べて大
きな利点である。従つてこの回路はノイズに対し
て大きなトレランスを有し、且つ普通の半導体製
造プロセスで製造可能である。シヨツトキー・バ
リア・ダイオードで必要とされるような特殊な製
造技術はこの回路の場合不要である。
るように逆モードで動作し、分離された出力を
夫々のエミツタｅから発生する。この回路の１つ
の有利な特徴は回路性能を損うことなく所望のフ
アン・アウト能力（少なくとも10）を与えること
ができることである。この場合、寄生容量が増え
ることだけを考えればよい。図では３つのトラン
ジスタＴ２，Ｔ３，Ｔ４が用いられ、フアン・ア
ウトの数は３であるが、これは例示にすぎない。
トランジスタＴ２，Ｔ３，Ｔ４がオンになると、
これらは飽和し、電圧降下を与えない。従つて低
レベル出力はアース電位近くになる。これは常に
順方向電圧降下を持つダイオード接続に比べて大
きな利点である。従つてこの回路はノイズに対し
て大きなトレランスを有し、且つ普通の半導体製
造プロセスで製造可能である。シヨツトキー・バ
リア・ダイオードで必要とされるような特殊な製
造技術はこの回路の場合不要である。
第１図に破線で示した部分の回路は本発明によ
る典型的なセルを例示している。第１図の回路の
残りの部分は破線内の回路と同じ構成を有し、論
理回路網の次段のセルを例示している。抵抗Ｒ１
１，Ｒ１２は夫々抵抗Ｒ１，Ｒ２に対応し、横方
向PNPトランジスタＴ１１はトランジスタＴ１に
対応し、縦方向NPNトランジスタＴ１５はトラ
ンジスタＴ５に対応する。逆モードで動作する縦
方向NPNトランジスタＴ１２，Ｔ１３，Ｔ１４
はトランジスタＴ２，Ｔ３，Ｔ４に対応する。第
２のセルでもフアン・アウトは３であるが、両方
のセルを同じフアン・アウトにする必要はない。
実際、回路網全体では、種々のフアン・アウト能
力のセルを持つのが有利であろう。
る典型的なセルを例示している。第１図の回路の
残りの部分は破線内の回路と同じ構成を有し、論
理回路網の次段のセルを例示している。抵抗Ｒ１
１，Ｒ１２は夫々抵抗Ｒ１，Ｒ２に対応し、横方
向PNPトランジスタＴ１１はトランジスタＴ１に
対応し、縦方向NPNトランジスタＴ１５はトラ
ンジスタＴ５に対応する。逆モードで動作する縦
方向NPNトランジスタＴ１２，Ｔ１３，Ｔ１４
はトランジスタＴ２，Ｔ３，Ｔ４に対応する。第
２のセルでもフアン・アウトは３であるが、両方
のセルを同じフアン・アウトにする必要はない。
実際、回路網全体では、種々のフアン・アウト能
力のセルを持つのが有利であろう。
第２図は第１図の破線内の回路を集積回路形式
で示している。横方向PNPトランジスタＴ１は左
側に、NPNトランジスタは右側に示されてい
る。トランジスタＴ１のオーミツク・エミツタ・
コンタクトは高度にドープしたＰ形領域Ｐ１にＴ
１ｅとして示され、オーミツク・コレクタ・コン
タクトＴ１ｃは高度にドープたＰ形領域Ｐ２に形
成され、トランジスタＴ１の能動ベース領域はＮ
形領域Ｎ１によつて形成され、そして、このＮ形
領域Ｎ１に領域Ｐ１，Ｐ２が形成されており、ま
たオーミツク・ベース・コンタクトＴ１ｂがこの
Ｎ形領域Ｎ１の高度にドープされた部分に形成さ
れている。
で示している。横方向PNPトランジスタＴ１は左
側に、NPNトランジスタは右側に示されてい
る。トランジスタＴ１のオーミツク・エミツタ・
コンタクトは高度にドープしたＰ形領域Ｐ１にＴ
１ｅとして示され、オーミツク・コレクタ・コン
タクトＴ１ｃは高度にドープたＰ形領域Ｐ２に形
成され、トランジスタＴ１の能動ベース領域はＮ
形領域Ｎ１によつて形成され、そして、このＮ形
領域Ｎ１に領域Ｐ１，Ｐ２が形成されており、ま
たオーミツク・ベース・コンタクトＴ１ｂがこの
Ｎ形領域Ｎ１の高度にドープされた部分に形成さ
れている。
Ｔ１ｅと＋Ｖの間に接続される抵抗Ｒ１はチツ
プの外側に形成され、特定の用途に応じてその値
を選択できるようになつている。例えば比較的小
さな値の抵抗を用いれば電流が大きくなつてスイ
ツチング速度が上がるが電力消費も増える。電力
消費を少なくし、放熱を少なくしたい場合は高抵
抗を用いればよいが、スイツチング速度が遅くな
る。勿論、必要ならば、周知の方法でチツプ上に
抵抗Ｒ１を形成することができる。
プの外側に形成され、特定の用途に応じてその値
を選択できるようになつている。例えば比較的小
さな値の抵抗を用いれば電流が大きくなつてスイ
ツチング速度が上がるが電力消費も増える。電力
消費を少なくし、放熱を少なくしたい場合は高抵
抗を用いればよいが、スイツチング速度が遅くな
る。勿論、必要ならば、周知の方法でチツプ上に
抵抗Ｒ１を形成することができる。
半導体集積回路の製造ではよく知られているよ
うに、Ｐ形ウエハは通例Ｎ形エピタキシヤル層及
び埋込みＮ＋サブコレクタ領域を有する。第２図
において、領域Ｎ１，Ｎ６はＰ形基板上に形成さ
れたこのようなＮ形エピタキシヤル領域である。
領域Ｎ１，Ｎ６はＰ＋形の分離領域によつて分離
された第１と第２の領域を形成する。NPNトラ
ンジスタＴ２，Ｔ３，Ｔ４を製造するときは拡散
又はイオン注入によつてこのＮ形エピタキシヤル
領域Ｎ６にＰ形領域Ｐ３が形成される。このＰ形
ドープ領域Ｐ３は縦方向Ｔ２，Ｔ３，Ｔ４，Ｔ５
のベース領域を形成する。この領域Ｐ３に対する
オーミツク・コンタクトはＴ５のベース・コンタ
クトＴ５ｂであり、トランジスタＴ１のコレクタ
Ｔ１ｃ及び入力端子に接続されている。領域Ｐ３
には、高ドープＮ形領域Ｎ２，Ｎ３，Ｎ４，Ｎ５
が形成され、これらに対するオーミツク・コンタ
クトはエミツタ・コンタクトＴ２ｅ，Ｔ３ｅ，Ｔ
４ｅ，Ｔ５ｅを形成する。トランジスタＴ５のエ
ミツタＴ５ｅ及びトランジスタＴ１のベースＴ１
ｂは共通にアース電位に接続され、Ｔ２，Ｔ３，
Ｔ４のエミツタＴ２ｅ，Ｔ３ｅ，Ｔ４ｅは夫々の
出力を与える。Ｐ＋形分離領域はNPNトランジ
スタをPNPトランジスタＴ１から隔離する。
うに、Ｐ形ウエハは通例Ｎ形エピタキシヤル層及
び埋込みＮ＋サブコレクタ領域を有する。第２図
において、領域Ｎ１，Ｎ６はＰ形基板上に形成さ
れたこのようなＮ形エピタキシヤル領域である。
領域Ｎ１，Ｎ６はＰ＋形の分離領域によつて分離
された第１と第２の領域を形成する。NPNトラ
ンジスタＴ２，Ｔ３，Ｔ４を製造するときは拡散
又はイオン注入によつてこのＮ形エピタキシヤル
領域Ｎ６にＰ形領域Ｐ３が形成される。このＰ形
ドープ領域Ｐ３は縦方向Ｔ２，Ｔ３，Ｔ４，Ｔ５
のベース領域を形成する。この領域Ｐ３に対する
オーミツク・コンタクトはＴ５のベース・コンタ
クトＴ５ｂであり、トランジスタＴ１のコレクタ
Ｔ１ｃ及び入力端子に接続されている。領域Ｐ３
には、高ドープＮ形領域Ｎ２，Ｎ３，Ｎ４，Ｎ５
が形成され、これらに対するオーミツク・コンタ
クトはエミツタ・コンタクトＴ２ｅ，Ｔ３ｅ，Ｔ
４ｅ，Ｔ５ｅを形成する。トランジスタＴ５のエ
ミツタＴ５ｅ及びトランジスタＴ１のベースＴ１
ｂは共通にアース電位に接続され、Ｔ２，Ｔ３，
Ｔ４のエミツタＴ２ｅ，Ｔ３ｅ，Ｔ４ｅは夫々の
出力を与える。Ｐ＋形分離領域はNPNトランジ
スタをPNPトランジスタＴ１から隔離する。
Ｎ形エピタキシヤル領域Ｎ６はトランジスタＴ
２，Ｔ３，Ｔ４，Ｔ５に対する共通のコレクタを
形成し、領域Ｎ６にオーミツク・コレクタ・コン
タクトＴ５ｃが形成される。＋Ｖとコレクタ・コ
ンタクトＴ５ｃの間には選択的なコレクタ抵抗Ｒ
２が接続されている。当業者には明らかなよう
に、第２図のレイアウトは例示にすぎず、他の集
積構造で第１図の回路を実施することもできる。
例えば抵抗Ｒ２をチツプの外側に設けることもで
き、あるいは集積形で設けることもできる。集積
形でつくる場合は、コレクタ・コンタクトとＮ＋
サブコレクタ領域との間にＮ形抵抗として形成す
るのが好都合である。抵抗Ｒ２が用いられない場
合は、電位＋Ｖへのコレクタ・コンタクトは不要
である。本発明の回路の製造には従来の電流注入
論理回路の製造で知られている製造技術を使用し
うる。
２，Ｔ３，Ｔ４，Ｔ５に対する共通のコレクタを
形成し、領域Ｎ６にオーミツク・コレクタ・コン
タクトＴ５ｃが形成される。＋Ｖとコレクタ・コ
ンタクトＴ５ｃの間には選択的なコレクタ抵抗Ｒ
２が接続されている。当業者には明らかなよう
に、第２図のレイアウトは例示にすぎず、他の集
積構造で第１図の回路を実施することもできる。
例えば抵抗Ｒ２をチツプの外側に設けることもで
き、あるいは集積形で設けることもできる。集積
形でつくる場合は、コレクタ・コンタクトとＮ＋
サブコレクタ領域との間にＮ形抵抗として形成す
るのが好都合である。抵抗Ｒ２が用いられない場
合は、電位＋Ｖへのコレクタ・コンタクトは不要
である。本発明の回路の製造には従来の電流注入
論理回路の製造で知られている製造技術を使用し
うる。
第３図は本発明の回路の布線論理構成例を示し
ている。布線論理あるいはドツト論理と呼ばれる
論理構成はスイツチング回路網における有利な特
徴である。第３図において、第１図の回路素子と
対応する回路素子は同じ参照番号で示されてい
る。第３図にはもう１つのセルも示され、対応す
る回路素子はダツシユを付した参照番号で示され
ている。ドツト論理はノードＸで示され、ここ
で、トランジスタＴ４，Ｔ４′の出力が共通に接
続されてトランジスタＴ１５のベースへの入力ノ
ードを形成している。
ている。布線論理あるいはドツト論理と呼ばれる
論理構成はスイツチング回路網における有利な特
徴である。第３図において、第１図の回路素子と
対応する回路素子は同じ参照番号で示されてい
る。第３図にはもう１つのセルも示され、対応す
る回路素子はダツシユを付した参照番号で示され
ている。ドツト論理はノードＸで示され、ここ
で、トランジスタＴ４，Ｔ４′の出力が共通に接
続されてトランジスタＴ１５のベースへの入力ノ
ードを形成している。
動作において、入力ノードの入力信号が低論理
レベルにあれば、トランジスタＴ１によつて供給
される電流がトランジスタＴ５から取除かれ、Ｔ
５をオフにする。Ｔ５がオフのとき、逆動作トラ
ンジスタＴ２，Ｔ３，Ｔ４もオフになる。Ｔ４が
オフのときトランジスタＴ１１により供給される
電流は取除かれずにトランジスタＴ１５に供給さ
れ、Ｔ１５をオンにする。Ｔ１５がオンになり飽
和するとそのコレクタは低レベルになり、Ｔ１
２，Ｔ１３，Ｔ１４の共通接続されたベースは高
レベルに保たれる。これによりＴ１２，Ｔ１３，
Ｔ１４は飽和して逆方向に導通し、夫々の出力端
子に低レベルを与える。
レベルにあれば、トランジスタＴ１によつて供給
される電流がトランジスタＴ５から取除かれ、Ｔ
５をオフにする。Ｔ５がオフのとき、逆動作トラ
ンジスタＴ２，Ｔ３，Ｔ４もオフになる。Ｔ４が
オフのときトランジスタＴ１１により供給される
電流は取除かれずにトランジスタＴ１５に供給さ
れ、Ｔ１５をオンにする。Ｔ１５がオンになり飽
和するとそのコレクタは低レベルになり、Ｔ１
２，Ｔ１３，Ｔ１４の共通接続されたベースは高
レベルに保たれる。これによりＴ１２，Ｔ１３，
Ｔ１４は飽和して逆方向に導通し、夫々の出力端
子に低レベルを与える。
逆に、Ｔ５のベースの入力信号が高レベルのと
きはＴ１によつて供給される電流がＴ５に印加さ
れてＴ５をオンにする。Ｔ５がオンになり飽和す
ると、そのコレクタ（及びＴ２，Ｔ３，Ｔ４の共
通コレクタ）は低レベルになり、Ｔ２，Ｔ３，Ｔ
４のベースはアツプ・レベルにあるため、Ｔ２，
Ｔ３，Ｔ４が飽和し、逆モードで導通する。これ
により夫々のエミツタ出力は低レベルになる。従
つてＴ１１により供給される電流がＴ１５のベー
スから取除かれ、Ｔ１５をオフにする。Ｔ１５が
オフになると、Ｔ１２，Ｔ１３，Ｔ１４もオフに
なり、従つて次段のトランジスタのベースへの電
流は取除かれない。
きはＴ１によつて供給される電流がＴ５に印加さ
れてＴ５をオンにする。Ｔ５がオンになり飽和す
ると、そのコレクタ（及びＴ２，Ｔ３，Ｔ４の共
通コレクタ）は低レベルになり、Ｔ２，Ｔ３，Ｔ
４のベースはアツプ・レベルにあるため、Ｔ２，
Ｔ３，Ｔ４が飽和し、逆モードで導通する。これ
により夫々のエミツタ出力は低レベルになる。従
つてＴ１１により供給される電流がＴ１５のベー
スから取除かれ、Ｔ１５をオフにする。Ｔ１５が
オフになると、Ｔ１２，Ｔ１３，Ｔ１４もオフに
なり、従つて次段のトランジスタのベースへの電
流は取除かれない。
＋Ｖとアースの間の電位差が1.0V程度である
とすると、論理回路網を通る信号では0.4Vの電
圧スイングが得られる。トランジスタＴ５のベー
ス入力が高レベルになつた場合は、Ｔ５が飽和に
近づくや否やＴ２，Ｔ３，Ｔ４がオンになり逆モ
ードで動作する。Ｔ５がオンのときはそのコレク
タ及びＴ２，Ｔ３，Ｔ４の共通コレクタが低レベ
ルに保たれ、抵抗Ｒ２が用いられた場合この抵抗
Ｒ２にいくらかの電流が流れる。だが、抵抗Ｒ２
によるパワー消費と引替えに、抵抗Ｒ２はＴ５が
オフになつたとき直ちにＴ２，Ｔ３，Ｔ４，Ｔ５
の共通コレクタ領域を充電する効果を与え、これ
によりＴ２，Ｔ３，Ｔ４をより高速度でオフにす
る。コレクタ抵抗Ｒ２がない場合は、入力端子が
低レベルになつたとき直ちにＴ２，Ｔ３，Ｔ４，
Ｔ５がオフになり、共通のコレクタ領域を浮いた
ままにする。
とすると、論理回路網を通る信号では0.4Vの電
圧スイングが得られる。トランジスタＴ５のベー
ス入力が高レベルになつた場合は、Ｔ５が飽和に
近づくや否やＴ２，Ｔ３，Ｔ４がオンになり逆モ
ードで動作する。Ｔ５がオンのときはそのコレク
タ及びＴ２，Ｔ３，Ｔ４の共通コレクタが低レベ
ルに保たれ、抵抗Ｒ２が用いられた場合この抵抗
Ｒ２にいくらかの電流が流れる。だが、抵抗Ｒ２
によるパワー消費と引替えに、抵抗Ｒ２はＴ５が
オフになつたとき直ちにＴ２，Ｔ３，Ｔ４，Ｔ５
の共通コレクタ領域を充電する効果を与え、これ
によりＴ２，Ｔ３，Ｔ４をより高速度でオフにす
る。コレクタ抵抗Ｒ２がない場合は、入力端子が
低レベルになつたとき直ちにＴ２，Ｔ３，Ｔ４，
Ｔ５がオフになり、共通のコレクタ領域を浮いた
ままにする。
抵抗Ｒ２がない場合は、入力端子が高レベルの
ときＴ５が飽和してＴ５のコレクタをアース電位
近くにし、Ｔ２，Ｔ３，Ｔ４を飽和させて次段の
入力ノードから電流を取除く。従つてこの遷移動
作では性能に変わりはない。しかし入力端子が低
レベルになりＴ５がオフになるときは、Ｔ２，Ｔ
３，Ｔ４がオフになるのに要する時間が長くな
る。従つて抵抗Ｒ２は入力信号が低論理レベルに
なるときの遷移動作の性能を改善する。
ときＴ５が飽和してＴ５のコレクタをアース電位
近くにし、Ｔ２，Ｔ３，Ｔ４を飽和させて次段の
入力ノードから電流を取除く。従つてこの遷移動
作では性能に変わりはない。しかし入力端子が低
レベルになりＴ５がオフになるときは、Ｔ２，Ｔ
３，Ｔ４がオフになるのに要する時間が長くな
る。従つて抵抗Ｒ２は入力信号が低論理レベルに
なるときの遷移動作の性能を改善する。
既に述べたように、抵抗Ｒ１を外部抵抗として
設けた場合は、性能、特性を変えることができ
る。勿論、抵抗Ｒ１をＰ形の拡散抵抗あるいはイ
オン注入抵抗として集積回路形で形成しうること
は知られているとおりである。更に、Ｔ５のベー
スへ電流を注入するのは抵抗Ｒ１とトランジスタ
Ｔ１の組合せの機能であるが、この電流注入は横
方向PNPトランジスタを用いずに抵抗だけで行な
うこともできる。
設けた場合は、性能、特性を変えることができ
る。勿論、抵抗Ｒ１をＰ形の拡散抵抗あるいはイ
オン注入抵抗として集積回路形で形成しうること
は知られているとおりである。更に、Ｔ５のベー
スへ電流を注入するのは抵抗Ｒ１とトランジスタ
Ｔ１の組合せの機能であるが、この電流注入は横
方向PNPトランジスタを用いずに抵抗だけで行な
うこともできる。
前に述べたように、本発明の１つの重要な特徴
はパイプによる歩留り低下の問題を生じないため
に信頼性が向上することである。これらの欠点は
I2Lで知られており、通常、逆動作する縦方向ト
ランジスタで生じる。具体的にいうと、Ｔ２，Ｔ
３，Ｔ４のエミツタ領域のようなエミツタ領域が
逆動作モードにおいてコレクタとなつたときは、
ベース領域を介して短絡回路又は高抵抗漏洩路が
生じうる。本発明の回路ではＴ２，Ｔ３，Ｔ４に
おけるこのような短絡回路又は抵抗性漏洩路は回
路の動作に影響を与えない。例えばＴ４がそのベ
ース領域を介して漏洩路を持つものとする。この
場合、Ｔ５がオンのときＴ１５のベースから電流
が取除かれる。同様にＴ５がオフのときはＴ１５
のベースから電流が取除かれない。従つてパイプ
の欠陥は重大なことではない。同様にＴ２，Ｔ３
についても、また３つの出力トランジスタが同時
にパイプの問題を含む場合でも同じである。
はパイプによる歩留り低下の問題を生じないため
に信頼性が向上することである。これらの欠点は
I2Lで知られており、通常、逆動作する縦方向ト
ランジスタで生じる。具体的にいうと、Ｔ２，Ｔ
３，Ｔ４のエミツタ領域のようなエミツタ領域が
逆動作モードにおいてコレクタとなつたときは、
ベース領域を介して短絡回路又は高抵抗漏洩路が
生じうる。本発明の回路ではＴ２，Ｔ３，Ｔ４に
おけるこのような短絡回路又は抵抗性漏洩路は回
路の動作に影響を与えない。例えばＴ４がそのベ
ース領域を介して漏洩路を持つものとする。この
場合、Ｔ５がオンのときＴ１５のベースから電流
が取除かれる。同様にＴ５がオフのときはＴ１５
のベースから電流が取除かれない。従つてパイプ
の欠陥は重大なことではない。同様にＴ２，Ｔ３
についても、また３つの出力トランジスタが同時
にパイプの問題を含む場合でも同じである。
Ｔ５のような通常動作している縦方向トランジ
スタもパイプの欠陥を生じうる。Ｔ５のベースを
介して短絡路があるものとする。入力端子が低レ
ベルの場合Ｔ２，Ｔ３，Ｔ４はオフであり、次段
の入力から電流を取除かないようにする。一方入
力端子が高レベルのときはＴ２，Ｔ３，Ｔ４が導
通し、次段の入力から電流を取除く。従つて本発
明の回路はＴ５のパイプの問題に対しても敏感で
ない。
スタもパイプの欠陥を生じうる。Ｔ５のベースを
介して短絡路があるものとする。入力端子が低レ
ベルの場合Ｔ２，Ｔ３，Ｔ４はオフであり、次段
の入力から電流を取除かないようにする。一方入
力端子が高レベルのときはＴ２，Ｔ３，Ｔ４が導
通し、次段の入力から電流を取除く。従つて本発
明の回路はＴ５のパイプの問題に対しても敏感で
ない。
トランジスタＴ５がパイプの問題を有し且つＴ
２，Ｔ３，Ｔ４の１つ以上がパイプの問題を含む
場合影響を受ける。これらのパイプの問題が短絡
回路である場合、回路は動作しない。しかしこれ
らのパイプの問題が高抵抗漏洩路であれば、Ｔ５
と影響を受ける他のトランジスタとの直列接続の
オン状態とオフ状態間の違いによつて十分に次段
に論理スイツチング・レベルを与えることができ
る。例えば、Ｔ４とＴ５の両方がパイプの問題を
有し且つその少なくとも１つが短絡路でなけれ
ば、回路が動作できるか否かは、Ｔ５のベース入
力のアツプ・レベルとダウン・レベルの期間にＴ
１５のベースから取除かれる電流間の差によつて
決まる。統計的にいうと、トランジスタＴ５と他
のトランジスタＴ２，Ｔ３，Ｔ４の１つが同時に
パイプの問題を持つのはほとんどありえない。
２，Ｔ３，Ｔ４の１つ以上がパイプの問題を含む
場合影響を受ける。これらのパイプの問題が短絡
回路である場合、回路は動作しない。しかしこれ
らのパイプの問題が高抵抗漏洩路であれば、Ｔ５
と影響を受ける他のトランジスタとの直列接続の
オン状態とオフ状態間の違いによつて十分に次段
に論理スイツチング・レベルを与えることができ
る。例えば、Ｔ４とＴ５の両方がパイプの問題を
有し且つその少なくとも１つが短絡路でなけれ
ば、回路が動作できるか否かは、Ｔ５のベース入
力のアツプ・レベルとダウン・レベルの期間にＴ
１５のベースから取除かれる電流間の差によつて
決まる。統計的にいうと、トランジスタＴ５と他
のトランジスタＴ２，Ｔ３，Ｔ４の１つが同時に
パイプの問題を持つのはほとんどありえない。
第３図の場合Ｔ４とＴ４′の両方の出力がノー
ドＸに接続されているから、これらのトランジス
タのいずれか一方がノードＸをアース電位にする
ことができる。従つてもし入力端子IN又はIN′が
高レベルにされれば、対応するトランジスタＴ５
又はＴ５′が飽和し、Ｔ４又はＴ４′をオンにして
ノードＸをアース・レベル近くにする。いずれか
一方又は両方の入力が高レベルにある限り、ノー
ドＸは低レベルになる。ノードＸを高レベルにし
てＴ１５のベースに電流を注入するためには、両
方の入力端子が低レベルになる必要がある。ノー
ドＸで行なわれる論理機能は一般にNOR機能と
呼ばれる。
ドＸに接続されているから、これらのトランジス
タのいずれか一方がノードＸをアース電位にする
ことができる。従つてもし入力端子IN又はIN′が
高レベルにされれば、対応するトランジスタＴ５
又はＴ５′が飽和し、Ｔ４又はＴ４′をオンにして
ノードＸをアース・レベル近くにする。いずれか
一方又は両方の入力が高レベルにある限り、ノー
ドＸは低レベルになる。ノードＸを高レベルにし
てＴ１５のベースに電流を注入するためには、両
方の入力端子が低レベルになる必要がある。ノー
ドＸで行なわれる論理機能は一般にNOR機能と
呼ばれる。
第１図は本発明の良好な実施例を示す回路図、
第２図は第１図の実施例を集積回路形式で示す平
面図、及び第３図は本発明を利用した布線論理構
成例を示す図である。 Ｔ１……電流注入用PNPトランジスタ、Ｔ２，
Ｔ３，Ｔ４……出力NPNトランジスタ、Ｔ５…
…NPNトランジスタ。
第２図は第１図の実施例を集積回路形式で示す平
面図、及び第３図は本発明を利用した布線論理構
成例を示す図である。 Ｔ１……電流注入用PNPトランジスタ、Ｔ２，
Ｔ３，Ｔ４……出力NPNトランジスタ、Ｔ５…
…NPNトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 第１及び第２の論理回路を含む集積トランジ
スタ論理装置であつて、各前記論理回路は、 第１及び第２の電源端子と、前記第１電源端子
に接続されたコレクタ領域、ベース領域及び前記
第２電源端子に接続されたエミツタ領域を有する
第１トランジスタと、前記第１トランジスタのコ
レクタ領域と共通に接続されたコレクタ領域、前
記第１トランジスタのベース領域と共通に接続さ
れたベース領域及びエミツタ領域を有する、前記
第１トランジスタと同じ導電型の少なくとも１つ
の第２トランジスタと、前記第１電源端子から前
記第１及び第２のトランジスタの共通接続ベース
領域へ電流を供給するための回路手段とを有し、 前記第１及び第２のトランジスタは縦方向トラ
ンジスタとして形成され、前記第１及び第２のト
ランジスタの共通接続ベース領域は論理回路の入
力を形成し、前記第２トランジスタのエミツタ領
域は論理回路の出力を形成し、前記第１の論理回
路の第１及び第２の電源端子は前記第２の論理回
路の第１及び第２の電源端子と夫々共通に接続さ
れ、前記第２の論理回路の入力は前記第１の論理
回路の出力に接続され、前記第２トランジスタは
関連する論理回路の前記第１トランジスタが導通
したとき逆モードで動作することを特徴とする集
積トランジスタ論理装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US05/891,240 US4204130A (en) | 1978-03-29 | 1978-03-29 | Multicollector transistor logic circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54128661A JPS54128661A (en) | 1979-10-05 |
| JPS6220739B2 true JPS6220739B2 (ja) | 1987-05-08 |
Family
ID=25397845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP975479A Granted JPS54128661A (en) | 1978-03-29 | 1979-02-01 | Transistor logic circuit |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4204130A (ja) |
| EP (1) | EP0004274B1 (ja) |
| JP (1) | JPS54128661A (ja) |
| AU (1) | AU522859B2 (ja) |
| BR (1) | BR7901859A (ja) |
| CA (1) | CA1111513A (ja) |
| DE (1) | DE2963136D1 (ja) |
| ES (1) | ES8200197A1 (ja) |
| IT (1) | IT1166700B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62174754U (ja) * | 1986-04-28 | 1987-11-06 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55145363A (en) * | 1979-04-27 | 1980-11-12 | Toshiba Corp | Semiconductor device |
| US4641047A (en) * | 1984-07-02 | 1987-02-03 | Motorola, Inc. | Complex direct coupled transistor logic |
| US4649411A (en) * | 1984-12-17 | 1987-03-10 | Motorola, Inc. | Gallium arsenide bipolar ECL circuit structure |
| DE3676816D1 (de) * | 1986-05-22 | 1991-02-14 | Ibm | Ausgangsschaltung fuer integrierte injektionslogik. |
| JP2708557B2 (ja) * | 1988-07-26 | 1998-02-04 | キヤノン株式会社 | 液体噴射記録ヘッド用素子基板，液体噴射記録ヘッド，ヘッドカートリッジおよび記録装置 |
| KR20160005551A (ko) * | 2014-07-07 | 2016-01-15 | 삼성전자주식회사 | 발광소자 어레이 칩들의 불량을 판별하는 화상형성장치 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3312882A (en) * | 1964-06-25 | 1967-04-04 | Westinghouse Electric Corp | Transistor structure and method of making, suitable for integration and exhibiting good power handling capability and frequency response |
| US3816758A (en) * | 1971-04-14 | 1974-06-11 | Ibm | Digital logic circuit |
| US3795822A (en) * | 1972-08-14 | 1974-03-05 | Hewlett Packard Co | Multiemitter coupled logic gate |
| JPS5215256A (en) * | 1975-07-28 | 1977-02-04 | Nippon Telegr & Teleph Corp <Ntt> | Integrated semiconductor logical circuit |
| GB1558281A (en) * | 1975-07-31 | 1979-12-19 | Tokyo Shibaura Electric Co | Semiconductor device and logic circuit constituted by the semiconductor device |
-
1978
- 1978-03-29 US US05/891,240 patent/US4204130A/en not_active Expired - Lifetime
- 1978-10-27 CA CA314,523A patent/CA1111513A/en not_active Expired
-
1979
- 1979-01-30 DE DE7979100266T patent/DE2963136D1/de not_active Expired
- 1979-01-30 EP EP79100266A patent/EP0004274B1/de not_active Expired
- 1979-02-01 JP JP975479A patent/JPS54128661A/ja active Granted
- 1979-02-15 AU AU44290/79A patent/AU522859B2/en not_active Ceased
- 1979-03-16 IT IT21031/79A patent/IT1166700B/it active
- 1979-03-27 ES ES478963A patent/ES8200197A1/es not_active Expired
- 1979-03-27 BR BR7901859A patent/BR7901859A/pt unknown
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62174754U (ja) * | 1986-04-28 | 1987-11-06 |
Also Published As
| Publication number | Publication date |
|---|---|
| IT1166700B (it) | 1987-05-06 |
| DE2963136D1 (en) | 1982-08-12 |
| BR7901859A (pt) | 1979-11-20 |
| IT7921031A0 (it) | 1979-03-16 |
| AU522859B2 (en) | 1982-07-01 |
| EP0004274B1 (de) | 1982-06-23 |
| CA1111513A (en) | 1981-10-27 |
| ES478963A0 (es) | 1981-09-01 |
| US4204130A (en) | 1980-05-20 |
| ES8200197A1 (es) | 1981-09-01 |
| JPS54128661A (en) | 1979-10-05 |
| AU4429079A (en) | 1979-10-04 |
| EP0004274A2 (de) | 1979-10-03 |
| EP0004274A3 (en) | 1979-10-17 |
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