JPH025057B2 - - Google Patents
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- JPH025057B2 JPH025057B2 JP55156355A JP15635580A JPH025057B2 JP H025057 B2 JPH025057 B2 JP H025057B2 JP 55156355 A JP55156355 A JP 55156355A JP 15635580 A JP15635580 A JP 15635580A JP H025057 B2 JPH025057 B2 JP H025057B2
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- transistor
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- collector
- circuit
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- 239000004065 semiconductor Substances 0.000 claims description 3
- 239000000758 substrate Substances 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
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- 230000003111 delayed effect Effects 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/084—Diode-transistor logic
- H03K19/0846—Schottky transistor logic [STL]
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- Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
Description
【発明の詳細な説明】
本発明は論理ゲート装置、とくにTTL（トラン
ジスタ・トランジスタ・ロジツク）に関する。従
来から回路の閾値電圧がトランジスタのベース―
エミツタ間順方向電圧２段分となるダイオード入
力形式のTTLとして、第１図に示す回路が良く
知られている。図において１は入力端子部、D1，
D2は入力ゲートPNダイオード、D3，D4は入力ク
ランプSBD（シヨツトキー・バリア・ダイオー
ド）である。またQ1はレベルシフトトランジス
タ、Q2は位相分割段トランジスタ、Q3は出力ト
ランジスタ、Q4はプルダウントランジスタ、ま
たQ5，Q6はオフバツフアトランジスタであり、
ダーリントン接続されている。以上のトランジス
タにおいて、Q1〜Q5はトランジスタの飽和動作
を防ぐため、ベース―コレクタ間をSBDでクラ
ンプしてある。R1〜R8は抵抗、２は出力端子、
３は電源端子、４は接地端子を示す。この回路
は、よく知られているように入力端子の１つでも
“０”レベルにあればトランジスタQ1〜Q4が遮断
状態となり、出力は“１”レベルを示す。一方、
入力端子が共に“１”レベルのときは、トランジ
スタQ1〜Q4は導通し、出力は“０”レベルを示
す。この回路のスイツチング動作は以下に示す。
まず入力のうち“０”レベルにあつた入力が
“１”レベルに変化すると、最初にトランジスタ
Q1が導通となり、つづいてトランジスタQ2，Q3，
Q4と順次導通し、出力は“１”レベルから“０”
レベルへ変化する。次に“１”レベルにあつた入
力のうち、少なくとも１つの入力が“０”レベル
に変化すれば、トランジスタQ1〜Q4は次々と遮
断状態となり、トランジスタQ5〜Q6の働きによ
り出力は“１”レベルに変化する。ここで入力の
“０”レベルから“１”レベルの変化に対する出
力の“１”レベルから“０”レベルの変化時間
tpHLを速めるには、抵抗R1，R2，R4の値を小さ
くし次段のトランジスタのベース電流を増せば良
い。しかし抵抗R1を小さくすれば、低レベル入
力電流が大きくなり好ましくない。したがつて、
抵抗R2を小さくすることにより、次段のトラン
ジスタQ2のベース電流を増す方法がもちいられ
る事が多い。しかしトランジスタのベース電流を
むやみに大きくすることは、キヤリア蓄積時間を
長くすることになり、トランジスタのターンオフ
時間を遅らせ、ひいては入力の“１”から“０”
への変化に対する出力の“０”から“１”への変
化時間tpLHを遅くする。また、第１図回路から
わかるように、トランジスタQ1のコレクタは次
段に接続されていない為、トランジスタQ1の導
通定常時においてはこのコレクタ電流は何の効果
もなく、回路電流を浪費するばかりである。上述
の如く、第１図回路においては、伝播時間を速め
ることが困難であるとともに、トランジスタQ1
の導通時においてむだな電力を費やすという欠点
があつた。したがつて、低消費電力でかつ高速度
の伝播時間を得るには、各々のトランジスタのベ
ース入力として、立ち上がり時には大きいベース
電流を供給し、立ち上がり後、トランジスタの導
通定常時にはベース電流を小さくすれば良いこと
がわかる。本発明の目的は、論理ゲート回路にお
いて、抵抗R2のかわりにレベルシフトトランジ
スタのコレクタと、位相分割段トランジスタのコ
レクタとの間にダイオードを挿入することによ
り、位相分割段トランジスタのターンオン、ター
ンオフ時間を速めることにある。本発明の他の目
的は、上記論理ゲート回路において、低消費電力
で高速動作を実現することにある。次に本発明を
実施例に従い図面を用いて詳細に説明する。第２
図は、本発明に於ける論理ゲート装置の一実施例
を示す回路接続図である。第１図に示す従来回路
と異なるところは、抵抗R2のかわりに、レベル
シフトトランジスタQ1のコレクタと位相分割段
トランジスタQ2のコレクタとの間にSBDD5をト
ランジスタQ1のコレクタ側にSBDのカソードが
接続される形に挿入したことである。この回路に
おいて入力電圧が“０”レベルから立ち上がり、
トランジスタQ1が能動状態に入ると電源３から
抵抗R1，R4を介した電流がトランジスタQ1のエ
ミツタ電流として流れ、トランジスタQ2のベー
ス電位をもち上がる。ここで抵抗R4の値は通常
第１図回路における抵抗R2の値よりもかなり小
さな値に設定されている為トランジスタQ2に供
給されるベース電流は第１図回路よりも大きく、
トランジスタQ2を瞬時にターンオンさせること
ができ、ひいては伝播時間tpHLを速めることが
できる。そしてトランジスタQ2が導通定常時に
入ればトランジスタQ2のコレクタ電位はトラン
ジスタQ1のコレクタ電位よりも低くなる。つま
りSBDD5は逆方向にバイアスされSBDD5の電流
はなくなる。したがつてトランジスタQ2のベー
スには、抵抗R1を介して流れる電流しか供絡さ
れずベース電流は減る。このことは、前述の如く
入力電圧が“１”レベルから“０”レベルに変化
した時のトランジスタQ2のターンオフを速める
ので伝播時間tpLHが速くなることを意味する。
また、第１図回路と比較してわかるように抵抗
R2が削除された分だけ消費電力が少なくなるこ
とは明らかである。
ジスタ・トランジスタ・ロジツク）に関する。従
来から回路の閾値電圧がトランジスタのベース―
エミツタ間順方向電圧２段分となるダイオード入
力形式のTTLとして、第１図に示す回路が良く
知られている。図において１は入力端子部、D1，
D2は入力ゲートPNダイオード、D3，D4は入力ク
ランプSBD（シヨツトキー・バリア・ダイオー
ド）である。またQ1はレベルシフトトランジス
タ、Q2は位相分割段トランジスタ、Q3は出力ト
ランジスタ、Q4はプルダウントランジスタ、ま
たQ5，Q6はオフバツフアトランジスタであり、
ダーリントン接続されている。以上のトランジス
タにおいて、Q1〜Q5はトランジスタの飽和動作
を防ぐため、ベース―コレクタ間をSBDでクラ
ンプしてある。R1〜R8は抵抗、２は出力端子、
３は電源端子、４は接地端子を示す。この回路
は、よく知られているように入力端子の１つでも
“０”レベルにあればトランジスタQ1〜Q4が遮断
状態となり、出力は“１”レベルを示す。一方、
入力端子が共に“１”レベルのときは、トランジ
スタQ1〜Q4は導通し、出力は“０”レベルを示
す。この回路のスイツチング動作は以下に示す。
まず入力のうち“０”レベルにあつた入力が
“１”レベルに変化すると、最初にトランジスタ
Q1が導通となり、つづいてトランジスタQ2，Q3，
Q4と順次導通し、出力は“１”レベルから“０”
レベルへ変化する。次に“１”レベルにあつた入
力のうち、少なくとも１つの入力が“０”レベル
に変化すれば、トランジスタQ1〜Q4は次々と遮
断状態となり、トランジスタQ5〜Q6の働きによ
り出力は“１”レベルに変化する。ここで入力の
“０”レベルから“１”レベルの変化に対する出
力の“１”レベルから“０”レベルの変化時間
tpHLを速めるには、抵抗R1，R2，R4の値を小さ
くし次段のトランジスタのベース電流を増せば良
い。しかし抵抗R1を小さくすれば、低レベル入
力電流が大きくなり好ましくない。したがつて、
抵抗R2を小さくすることにより、次段のトラン
ジスタQ2のベース電流を増す方法がもちいられ
る事が多い。しかしトランジスタのベース電流を
むやみに大きくすることは、キヤリア蓄積時間を
長くすることになり、トランジスタのターンオフ
時間を遅らせ、ひいては入力の“１”から“０”
への変化に対する出力の“０”から“１”への変
化時間tpLHを遅くする。また、第１図回路から
わかるように、トランジスタQ1のコレクタは次
段に接続されていない為、トランジスタQ1の導
通定常時においてはこのコレクタ電流は何の効果
もなく、回路電流を浪費するばかりである。上述
の如く、第１図回路においては、伝播時間を速め
ることが困難であるとともに、トランジスタQ1
の導通時においてむだな電力を費やすという欠点
があつた。したがつて、低消費電力でかつ高速度
の伝播時間を得るには、各々のトランジスタのベ
ース入力として、立ち上がり時には大きいベース
電流を供給し、立ち上がり後、トランジスタの導
通定常時にはベース電流を小さくすれば良いこと
がわかる。本発明の目的は、論理ゲート回路にお
いて、抵抗R2のかわりにレベルシフトトランジ
スタのコレクタと、位相分割段トランジスタのコ
レクタとの間にダイオードを挿入することによ
り、位相分割段トランジスタのターンオン、ター
ンオフ時間を速めることにある。本発明の他の目
的は、上記論理ゲート回路において、低消費電力
で高速動作を実現することにある。次に本発明を
実施例に従い図面を用いて詳細に説明する。第２
図は、本発明に於ける論理ゲート装置の一実施例
を示す回路接続図である。第１図に示す従来回路
と異なるところは、抵抗R2のかわりに、レベル
シフトトランジスタQ1のコレクタと位相分割段
トランジスタQ2のコレクタとの間にSBDD5をト
ランジスタQ1のコレクタ側にSBDのカソードが
接続される形に挿入したことである。この回路に
おいて入力電圧が“０”レベルから立ち上がり、
トランジスタQ1が能動状態に入ると電源３から
抵抗R1，R4を介した電流がトランジスタQ1のエ
ミツタ電流として流れ、トランジスタQ2のベー
ス電位をもち上がる。ここで抵抗R4の値は通常
第１図回路における抵抗R2の値よりもかなり小
さな値に設定されている為トランジスタQ2に供
給されるベース電流は第１図回路よりも大きく、
トランジスタQ2を瞬時にターンオンさせること
ができ、ひいては伝播時間tpHLを速めることが
できる。そしてトランジスタQ2が導通定常時に
入ればトランジスタQ2のコレクタ電位はトラン
ジスタQ1のコレクタ電位よりも低くなる。つま
りSBDD5は逆方向にバイアスされSBDD5の電流
はなくなる。したがつてトランジスタQ2のベー
スには、抵抗R1を介して流れる電流しか供絡さ
れずベース電流は減る。このことは、前述の如く
入力電圧が“１”レベルから“０”レベルに変化
した時のトランジスタQ2のターンオフを速める
ので伝播時間tpLHが速くなることを意味する。
また、第１図回路と比較してわかるように抵抗
R2が削除された分だけ消費電力が少なくなるこ
とは明らかである。
本発明の論理ゲート装置は第３図ａ、第３図ｂ
で示す通り、SBDD5をトランジスタQ1と同一島
内に構成することにより、また抵抗R2をなくし
た分だけチツプ面積は縮少される。ここで第３図
ａは第２図に示す回路構成を集積回路化したとき
のトランジスタQ1，SBDD5構成部分の平面図を
示し第３図ｂは第３図ａのＸ―X′断面図を示す。
図において１００はＰ型半導体基板、１０１は
N+型埋込み層、１０２はＮ型エピタキシヤル層、
１０３はP+型絶縁分離領域、１０４はトランジ
スタQ1のＰ型ベース領域、１０５はQ1のN+型エ
ミツタ領域、１０６は酸化膜、１０７〜１０７″
は白金シリサイド層であり、１０７″と前記Ｎ型
エピタキシヤル層１０２が各々SBDD5のアノー
ド、カソードに相当する。また、１０８〜１０
８″はアルミニウム電極又はアルミニウム配線層
を示す。
で示す通り、SBDD5をトランジスタQ1と同一島
内に構成することにより、また抵抗R2をなくし
た分だけチツプ面積は縮少される。ここで第３図
ａは第２図に示す回路構成を集積回路化したとき
のトランジスタQ1，SBDD5構成部分の平面図を
示し第３図ｂは第３図ａのＸ―X′断面図を示す。
図において１００はＰ型半導体基板、１０１は
N+型埋込み層、１０２はＮ型エピタキシヤル層、
１０３はP+型絶縁分離領域、１０４はトランジ
スタQ1のＰ型ベース領域、１０５はQ1のN+型エ
ミツタ領域、１０６は酸化膜、１０７〜１０７″
は白金シリサイド層であり、１０７″と前記Ｎ型
エピタキシヤル層１０２が各々SBDD5のアノー
ド、カソードに相当する。また、１０８〜１０
８″はアルミニウム電極又はアルミニウム配線層
を示す。
以上説明した様に、本発明によれば、従来の
TTLのレベルシフトトランジスタのコレクタと
電源間に接続された抵抗を削除し、上記レベルシ
フトトランジスタのコレクタと位相分割段トラン
ジスタのコレクタとの間にレベルシフトトランジ
スタのコレクタ領域に形成されたSBDを接続す
るのみで、従来回路に比べ消費電力の軽減、チツ
プ面積の縮少がはかれ、しかも高速度の伝播時間
を有する回路を提供することができ、その効果は
大きい。
TTLのレベルシフトトランジスタのコレクタと
電源間に接続された抵抗を削除し、上記レベルシ
フトトランジスタのコレクタと位相分割段トラン
ジスタのコレクタとの間にレベルシフトトランジ
スタのコレクタ領域に形成されたSBDを接続す
るのみで、従来回路に比べ消費電力の軽減、チツ
プ面積の縮少がはかれ、しかも高速度の伝播時間
を有する回路を提供することができ、その効果は
大きい。
第１図は従来のTTLの一代表例を示す回路接
続図、第２図は本発明の一実施例を示す回路接続
図、第３図ａおよび第３図ｂは第２図の回路を集
積回路化した場合のトランジスタQ1およびダイ
オードD5に関する平面図および断面図を示す。 符号の説明、R1〜R8…抵抗、Q1〜Q6…トラン
ジスタ、D1〜D5…ダイオード、１…入力端子、
２…出力端子、３…電源端子、４…接地端子、１
００…Ｐ型半導体基板、１０１…N+型埋込み層、
１０２…Ｎ型エピタキシヤル層、１０３…P+型
絶縁分離領域、１０４…Q1のＰ型ベース領域、
１０５…Q1のN+型エミツタ領域、１０６…酸化
膜、１０７〜１０７″…白金シリサイド、１０８
〜１０８″…アルミニウム電極又はアルミニウム
配線層。
続図、第２図は本発明の一実施例を示す回路接続
図、第３図ａおよび第３図ｂは第２図の回路を集
積回路化した場合のトランジスタQ1およびダイ
オードD5に関する平面図および断面図を示す。 符号の説明、R1〜R8…抵抗、Q1〜Q6…トラン
ジスタ、D1〜D5…ダイオード、１…入力端子、
２…出力端子、３…電源端子、４…接地端子、１
００…Ｐ型半導体基板、１０１…N+型埋込み層、
１０２…Ｎ型エピタキシヤル層、１０３…P+型
絶縁分離領域、１０４…Q1のＰ型ベース領域、
１０５…Q1のN+型エミツタ領域、１０６…酸化
膜、１０７〜１０７″…白金シリサイド、１０８
〜１０８″…アルミニウム電極又はアルミニウム
配線層。
Claims (1)
- １ 同一半導体基板に形成されたレベルシフトト
ランジスタと位相分割段トランジスタとを介して
入力ゲート部からの信号を出力部に伝達する論理
ゲート装置において、前記レベルシフトトランジ
スタのエミツタ電極と前記位相分割段トランジス
タのベース電極とを直接接続し、前記レベルシフ
トトランジスタのコレクタ領域に形成されたシヨ
ツトキー・バリア・ダイオードのアノード電極と
前記位相分割段トランジスタのコレクタ電極とを
直接接続し、前記位相分割段トランジスタ導通す
ると前記シヨツトキー・バリア・ダイオードが逆
バイアスになるようにしたことを特徴とする論理
ゲート装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55156355A JPS5780830A (en) | 1980-11-06 | 1980-11-06 | Logical gate circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55156355A JPS5780830A (en) | 1980-11-06 | 1980-11-06 | Logical gate circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5780830A JPS5780830A (en) | 1982-05-20 |
| JPH025057B2 true JPH025057B2 (ja) | 1990-01-31 |
Family
ID=15625936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55156355A Granted JPS5780830A (en) | 1980-11-06 | 1980-11-06 | Logical gate circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5780830A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4733838A (en) * | 1984-10-22 | 1988-03-29 | Lely Cornelis V D | Transportable computer |
| JPS6342218A (ja) * | 1986-08-07 | 1988-02-23 | Mitsubishi Electric Corp | バイポ−ラ論理回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5428350B2 (ja) * | 1976-02-04 | 1979-09-17 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5428350U (ja) * | 1977-07-28 | 1979-02-24 |
-
1980
- 1980-11-06 JP JP55156355A patent/JPS5780830A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5428350B2 (ja) * | 1976-02-04 | 1979-09-17 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5780830A (en) | 1982-05-20 |
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