JPS62204612A - Cmosインバ−タチエ−ン - Google Patents
Cmosインバ−タチエ−ンInfo
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- JPS62204612A JPS62204612A JP61299773A JP29977386A JPS62204612A JP S62204612 A JPS62204612 A JP S62204612A JP 61299773 A JP61299773 A JP 61299773A JP 29977386 A JP29977386 A JP 29977386A JP S62204612 A JPS62204612 A JP S62204612A
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- chain
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- 239000003990 capacitor Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Manipulation Of Pulses (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の分野]
本発明は、DC電圧電源の両端子間に被制御電流路が配
置され、信号フロー方向に交互に直列に配列されている
2以上のNあるいはPインバータを有するCMOSイン
バータチェーンに関する。
置され、信号フロー方向に交互に直列に配列されている
2以上のNあるいはPインバータを有するCMOSイン
バータチェーンに関する。
[従来技術]
信号フローに対して、直列に配列される単一のNインバ
ータともう一つの単一のPインバータを具備するこの様
なCMOSインバータチェーンは、西ドイツ特許DE2
450882A1号明細書に特に第7図と関連して記載
されている。それに関係して、各信号入力は、Nあるい
はP中間トランジスタのゲートであり、既知の方法で接
続されるNaよびPトランジスタのゲートは、Nインバ
ータの場合にはクロック信号を、またPインバータの場
合はそれに関係する逆のクロック信号を供給される。こ
の上述の2段CMOSインバータチェーンの目的は、2
つの公称2進数レベルがPインバータの出力に現われる
ようにすることである。
ータともう一つの単一のPインバータを具備するこの様
なCMOSインバータチェーンは、西ドイツ特許DE2
450882A1号明細書に特に第7図と関連して記載
されている。それに関係して、各信号入力は、Nあるい
はP中間トランジスタのゲートであり、既知の方法で接
続されるNaよびPトランジスタのゲートは、Nインバ
ータの場合にはクロック信号を、またPインバータの場
合はそれに関係する逆のクロック信号を供給される。こ
の上述の2段CMOSインバータチェーンの目的は、2
つの公称2進数レベルがPインバータの出力に現われる
ようにすることである。
前記西ドイツ特許明細書にさらに開示されていることに
よれば、NおよびP中間トランジスタはそれらの代わり
に通常の型のCMOSインバータに挿入される論理ゲー
トの最も簡単な場合を表わすだけである。このように、
上述のような装置では、例えばその明細書添附図面の第
11図を参照すればわかるであろうが、信号フローに対
して直列の多数の論理CMOSゲートを配列し、それら
をダイナミックに駆動させることができる。
よれば、NおよびP中間トランジスタはそれらの代わり
に通常の型のCMOSインバータに挿入される論理ゲー
トの最も簡単な場合を表わすだけである。このように、
上述のような装置では、例えばその明細書添附図面の第
11図を参照すればわかるであろうが、信号フローに対
して直列の多数の論理CMOSゲートを配列し、それら
をダイナミックに駆動させることができる。
[発明の解決すべき問題点]
前記特許明細書とは対照的に、本発明の目的は、信号フ
ローの方向に対して、ダイナミックCMOSゲートの直
列配列を効果的にするのではなく、優れた特性を有する
CMOSインバータチェーンを提供することである。
ローの方向に対して、ダイナミックCMOSゲートの直
列配列を効果的にするのではなく、優れた特性を有する
CMOSインバータチェーンを提供することである。
[問題点解決のための手段]
なぜならば前記のような装置は本発明によって修正され
る。即ち、唯一のクロック信号が全ての中間トランジス
タの相互に接続されたゲートに供給されるとき、また同
時に、各インバータのNおよびPトランジスタの相互に
接続されたゲートが信号入力として既知の方法で使用さ
れる時、例えば、本発明によるCMOSインバータチェ
ーンは、デジタルパルス幅弁別器、パルスドロップアウ
ト補償回路、あるいは(CMOS>リング発振器を同期
させる回路でセットバック型の最終位置カウンタとして
使用することができる。
る。即ち、唯一のクロック信号が全ての中間トランジス
タの相互に接続されたゲートに供給されるとき、また同
時に、各インバータのNおよびPトランジスタの相互に
接続されたゲートが信号入力として既知の方法で使用さ
れる時、例えば、本発明によるCMOSインバータチェ
ーンは、デジタルパルス幅弁別器、パルスドロップアウ
ト補償回路、あるいは(CMOS>リング発振器を同期
させる回路でセットバック型の最終位置カウンタとして
使用することができる。
西ドイツ特許DE2327733A1号明細1の特に第
2図に関して、クロック信号がゲートに供給される中間
トランジスタを使用する単一のCMOSインバータが説
明されている。しかしながら、このインバータは、ラン
ダムアクセスを有するダイナミックメモリの直列選択回
路の一部分を形成し、インバータチェーンの第1のイン
バータではない。
2図に関して、クロック信号がゲートに供給される中間
トランジスタを使用する単一のCMOSインバータが説
明されている。しかしながら、このインバータは、ラン
ダムアクセスを有するダイナミックメモリの直列選択回
路の一部分を形成し、インバータチェーンの第1のイン
バータではない。
[実施例]
第1図の回路図は、2mの要素からなるインバータチェ
ーンの4つのインバータ、つまり、Nインバータin1
、in2 、およびPインバータミル1、ipmが示
される。全てのインバータはそれぞれ、被制御電流路の
一端が、直流電圧電源Uの正極に供給される各Pトラン
ジスタ(−Pチャンネルトランジスタ)と、被制御電流
路の一端が、回路のゼロ点(接地)に供給されるNトラ
ンジスタ(−Nチャンネルトランジスタ)を備えている
。
ーンの4つのインバータ、つまり、Nインバータin1
、in2 、およびPインバータミル1、ipmが示
される。全てのインバータはそれぞれ、被制御電流路の
一端が、直流電圧電源Uの正極に供給される各Pトラン
ジスタ(−Pチャンネルトランジスタ)と、被制御電流
路の一端が、回路のゼロ点(接地)に供給されるNトラ
ンジスタ(−Nチャンネルトランジスタ)を備えている
。
各インバータでは、PトランジスタのゲートはNトラン
ジスタのゲートに接続され、既知の方法で、信号入力を
与えられ、入力信号SはNインバータin1の相互に接
続されたゲートに供給される。
ジスタのゲートに接続され、既知の方法で、信号入力を
与えられ、入力信号SはNインバータin1の相互に接
続されたゲートに供給される。
各NあるいはPインバータでは、PトランジスタとNイ
ンバータ間に、N中間トランジスタn1、n2、あるい
はP中間トランジスタル1、pmの被制御電流路が挿入
されており、各インバータでは、3つのトランジスタの
被制御電流路が直流電圧Uの電源の両極間に直列に配列
される。各インバータでは、信号出力はPトランジスタ
とN中間トランジスタの間あるいはNトランジスタとP
中間トランジスタの間の各電流路接続点である。インバ
ータチェーン内では、これら出力は、次に続くインバー
タのPおよびNトランジスタの相互に接続されたゲート
に接続され、従ってNインバータは常にPインバータに
続き、それから再びNインバータに続き、それを繰返す
。出力信号2は最後のPインバータ1pmの出力に現わ
れる。
ンバータ間に、N中間トランジスタn1、n2、あるい
はP中間トランジスタル1、pmの被制御電流路が挿入
されており、各インバータでは、3つのトランジスタの
被制御電流路が直流電圧Uの電源の両極間に直列に配列
される。各インバータでは、信号出力はPトランジスタ
とN中間トランジスタの間あるいはNトランジスタとP
中間トランジスタの間の各電流路接続点である。インバ
ータチェーン内では、これら出力は、次に続くインバー
タのPおよびNトランジスタの相互に接続されたゲート
に接続され、従ってNインバータは常にPインバータに
続き、それから再びNインバータに続き、それを繰返す
。出力信号2は最後のPインバータ1pmの出力に現わ
れる。
本発明によるインバータチェーンは、以下のような優れ
た特性を有することが理解されるであろう。
た特性を有することが理解されるであろう。
パルス型入力信号Sはチェーン入力に供給され、クロッ
ク信号tによって制御されるような1つのパルス端はチ
ェーンを通過し、チェーンの全遅延時間であるmクロッ
クパルス期間の後でチェーン出力で相当するパルス端と
して取出すことができる。しかしながら、このパルス幅
に反対の方向のパルス端、およびクロック信号から独立
した端は、インバータチェーンを介して非常に速く通過
するため、以下でインバータチェーンの本来の遅延時間
として言及される2m時間の純粋にインバータ設計によ
り特定される遅延時間に実際に相当するよりずっと速い
時間位置ですでにチェーン出力に現われる。前記第1の
端がこの特定の時間位置でインバータ出力に到達してい
ないと、言わば前記第2の端によって追越され、この場
合には除去される。
ク信号tによって制御されるような1つのパルス端はチ
ェーンを通過し、チェーンの全遅延時間であるmクロッ
クパルス期間の後でチェーン出力で相当するパルス端と
して取出すことができる。しかしながら、このパルス幅
に反対の方向のパルス端、およびクロック信号から独立
した端は、インバータチェーンを介して非常に速く通過
するため、以下でインバータチェーンの本来の遅延時間
として言及される2m時間の純粋にインバータ設計によ
り特定される遅延時間に実際に相当するよりずっと速い
時間位置ですでにチェーン出力に現われる。前記第1の
端がこの特定の時間位置でインバータ出力に到達してい
ないと、言わば前記第2の端によって追越され、この場
合には除去される。
まず、本発明によるインバータチェーンのこの特性には
、前記mクロック−パルス期間より大きいパルス幅のパ
ルスのみがチェーンを通過することができるということ
が欠点である。しかしながら、本発明の好まし、い実施
例によれば、この特性はパルスのパルス幅のデジタル決
定に使用できる、即ち予め定められたパルス幅同値以下
のパルス幅の場合には、2進数信号レベルH,Lのうち
の1つを生じさせ、この閾値を越えるパルス幅の場合、
2進数信号レベルの他の信号レベルを生じさせる。
、前記mクロック−パルス期間より大きいパルス幅のパ
ルスのみがチェーンを通過することができるということ
が欠点である。しかしながら、本発明の好まし、い実施
例によれば、この特性はパルスのパルス幅のデジタル決
定に使用できる、即ち予め定められたパルス幅同値以下
のパルス幅の場合には、2進数信号レベルH,Lのうち
の1つを生じさせ、この閾値を越えるパルス幅の場合、
2進数信号レベルの他の信号レベルを生じさせる。
パルス幅閾値は前記全遅延時間と前記本来の遅延時間の
差である。
差である。
詳細に説明すれば、これは第2図に示されるようにパル
スと信号波形によって示される。クロック信号tと、幅
d1がパルス幅閾値SWより大きい第1の入力信号S1
が図示される。従って、第1の出力信号Z1が生じる。
スと信号波形によって示される。クロック信号tと、幅
d1がパルス幅閾値SWより大きい第1の入力信号S1
が図示される。従って、第1の出力信号Z1が生じる。
しかしながら、第2の入力信号S2のパルス幅d2はパ
ルス幅閾値SWより短く(小さり)、そのため第2の出
力信号z2のように、恒久的なLレベルが現われるだけ
である。
ルス幅閾値SWより短く(小さり)、そのため第2の出
力信号z2のように、恒久的なLレベルが現われるだけ
である。
本発明のCMOSインバータチェーンの前記の新しい特
性は、本発明のもう一つの好ましい実施例によれば、パ
ルス幅が前記の差より大きい、または越えている入力信
号の信号ドロップ−アウトを補償するために使用するこ
とができ、そのため、信号のドロップ−アウト時間がこ
の閾値より短い場合に、前記パルス幅間値SW以上であ
る。この場合、一端はクロックされずに通過し、最大速
度でチェーンを通過する。短い信号のドロップ−アウト
によって好ましくなく生じるような逆端は、クロック方
式でチェーンを通過するが、チェーンの終わりに達する
前に他端によって既に消去されてしまうので、末端には
到達しない。
性は、本発明のもう一つの好ましい実施例によれば、パ
ルス幅が前記の差より大きい、または越えている入力信
号の信号ドロップ−アウトを補償するために使用するこ
とができ、そのため、信号のドロップ−アウト時間がこ
の閾値より短い場合に、前記パルス幅間値SW以上であ
る。この場合、一端はクロックされずに通過し、最大速
度でチェーンを通過する。短い信号のドロップ−アウト
によって好ましくなく生じるような逆端は、クロック方
式でチェーンを通過するが、チェーンの終わりに達する
前に他端によって既に消去されてしまうので、末端には
到達しない。
第1図に示されるように、CMOSインバータチェーン
がNインバータと共にスタートすると、クロック信号に
よって制御されるようなパルスのL/H端はチェーン内
でシフトされる。チェーンがPインバータと共にスター
トする場合、クロックパルス制御の対象になるのはH/
L端である。
がNインバータと共にスタートすると、クロック信号に
よって制御されるようなパルスのL/H端はチェーン内
でシフトされる。チェーンがPインバータと共にスター
トする場合、クロックパルス制御の対象になるのはH/
L端である。
第3図は、第1図に示されるような型のCMOSインバ
ータチェーンを使用することによってクロック信号tの
期間にリング発振器roのrパルスr1を生じさせる実
施例の回路図である。それに関連して、第5図のような
インバータチェーンはインバータチェーンの゛長さ″(
段階の数)によって予め定められた計数値に到達するこ
とによって(カウンタの読み)、出力パルスを転送する
セット−バック型最終位置カウンタとして動作するよう
に使用される。
ータチェーンを使用することによってクロック信号tの
期間にリング発振器roのrパルスr1を生じさせる実
施例の回路図である。それに関連して、第5図のような
インバータチェーンはインバータチェーンの゛長さ″(
段階の数)によって予め定められた計数値に到達するこ
とによって(カウンタの読み)、出力パルスを転送する
セット−バック型最終位置カウンタとして動作するよう
に使用される。
この回路では、インバータチェーンは2r+1インバー
タn1、pl、n2−prSnr+ 1からなる。リン
グ発振器rOは、信号フローによれば、直列に接続され
、最後のインバータの出力から最初のインバータの入力
にフィードバックされる奇数2q+1のCMOSインバ
ータからなり、第3図のリング発振器「0の第1の標準
のインバータはNANDゲートngによって置換えられ
る。第3図では、純粋に単なる例であるが、リング発振
器rOは、変数q−3によって、7つの段階または段、
つまり、前記NANDゲートng、およびインバータs
i2 、si3、si4 、si5 、 si6 、s
i7が示される。それに関連して、最後のインバータs
i7の出力は、NANDゲートngの2つの入力の1つ
に接続される。
タn1、pl、n2−prSnr+ 1からなる。リン
グ発振器rOは、信号フローによれば、直列に接続され
、最後のインバータの出力から最初のインバータの入力
にフィードバックされる奇数2q+1のCMOSインバ
ータからなり、第3図のリング発振器「0の第1の標準
のインバータはNANDゲートngによって置換えられ
る。第3図では、純粋に単なる例であるが、リング発振
器rOは、変数q−3によって、7つの段階または段、
つまり、前記NANDゲートng、およびインバータs
i2 、si3、si4 、si5 、 si6 、s
i7が示される。それに関連して、最後のインバータs
i7の出力は、NANDゲートngの2つの入力の1つ
に接続される。
CMOS標準インバータとして動作する場合、被制御電
流路が直列に接続され、動作電圧源の両端子間に配列さ
れるNチャンネルおよびPチャンネルエンハンスメント
型絶縁ゲート電界効果トランジスタからなり、相互に接
続されたゲートは信号入力を形成し、その電流路を接続
する点は信号出力を形成する。
流路が直列に接続され、動作電圧源の両端子間に配列さ
れるNチャンネルおよびPチャンネルエンハンスメント
型絶縁ゲート電界効果トランジスタからなり、相互に接
続されたゲートは信号入力を形成し、その電流路を接続
する点は信号出力を形成する。
リング発振器roの出力信号は、減結合段ekを介して
q番目の標準インバータsi3の出力で取出され、この
発明のインバータチェーンのクロックパルス入力に供給
される。減結合段ekは、例えば、多数の直列接1iC
MOSインバータからなり、そのため減結合段ekの出
力に接続されるような部分的回路はリング発振器roの
発振周波数に好ましくない影響を与えることができない
。
q番目の標準インバータsi3の出力で取出され、この
発明のインバータチェーンのクロックパルス入力に供給
される。減結合段ekは、例えば、多数の直列接1iC
MOSインバータからなり、そのため減結合段ekの出
力に接続されるような部分的回路はリング発振器roの
発振周波数に好ましくない影響を与えることができない
。
クロック信号tは2つの別のNANDゲートからなるフ
リップフロップnrの第1の入力に供給され、このフリ
ップフロップnfは以下NANDフリップフロップと言
う。インバータチェーンの最後のインバータnr+ 1
の信号出力はNANDフリップフロップnfの第2の入
力に接続され、第1の入力に従属するような出力はイン
バータチェーンの信号入力に接続される。
リップフロップnrの第1の入力に供給され、このフリ
ップフロップnfは以下NANDフリップフロップと言
う。インバータチェーンの最後のインバータnr+ 1
の信号出力はNANDフリップフロップnfの第2の入
力に接続され、第1の入力に従属するような出力はイン
バータチェーンの信号入力に接続される。
第4図は、第3図に示されるような装置で発生する2つ
の信号波形、つまり、クロック信号tに関係し、また出
力信号riに関係し、そのためリング発振器rOの意図
されたrパルスに関係するような2つの信号波形を示す
。第4図に関して、8つのパルスriはクロック信号t
の期間内に生じると考えられ、従ってr−8である。リ
ング発掘器rOの周波数と数rの発生するパルスに関し
て、クロック信号tの周波数を相対的に測定することに
よって、第4b図に示される波形の右側端の方向にパル
スではない期間によって示されるように、リング発振器
rOの周波数は動作の間に変化しやすいと考えられる。
の信号波形、つまり、クロック信号tに関係し、また出
力信号riに関係し、そのためリング発振器rOの意図
されたrパルスに関係するような2つの信号波形を示す
。第4図に関して、8つのパルスriはクロック信号t
の期間内に生じると考えられ、従ってr−8である。リ
ング発掘器rOの周波数と数rの発生するパルスに関し
て、クロック信号tの周波数を相対的に測定することに
よって、第4b図に示される波形の右側端の方向にパル
スではない期間によって示されるように、リング発振器
rOの周波数は動作の間に変化しやすいと考えられる。
そのため、クロック信号tの周波数は常にr倍のリング
発振器周波数以上に選択され、rパルスは全ての意図さ
れた動作条件下で生じるということには信頼性がある。
発振器周波数以上に選択され、rパルスは全ての意図さ
れた動作条件下で生じるということには信頼性がある。
第3図に示されるような装置では、本発明によるCMO
Sインバータチェーンは、クロック信号tがインバータ
チェーンを介して通過する信号であり、一方リング発振
器rOの信号はそのクロック信号として動作するように
使用される。これらの状況、ざらにはNANDフリップ
フロップnfが、1つのS入力(−第1の入力)、1つ
のR入力(−第2の入力)、および1つのQ出力を含む
RSフリップフロップであるということから考察して、
第4図に示されるような信号波形に相当する動作方式は
簡単に生じる。
Sインバータチェーンは、クロック信号tがインバータ
チェーンを介して通過する信号であり、一方リング発振
器rOの信号はそのクロック信号として動作するように
使用される。これらの状況、ざらにはNANDフリップ
フロップnfが、1つのS入力(−第1の入力)、1つ
のR入力(−第2の入力)、および1つのQ出力を含む
RSフリップフロップであるということから考察して、
第4図に示されるような信号波形に相当する動作方式は
簡単に生じる。
本発明によるCMOSインバータチェーンの実施例に関
する第5図に示されるような回路では、信号フローに関
して、直列に接続され、最後のインバータの出力から第
1のインバータの入力にフィードバックされる奇数2×
+1のCMOSインバータsi1・・・si7からなる
リング発振器rO−を同期させるように動作し、1クロ
ック信号期間に、平均y個のリング発振器パルスrsが
生じる。この好ましい実施例では、インバータチェーン
は偶数である2yインバータn1・・・pyからなる。
する第5図に示されるような回路では、信号フローに関
して、直列に接続され、最後のインバータの出力から第
1のインバータの入力にフィードバックされる奇数2×
+1のCMOSインバータsi1・・・si7からなる
リング発振器rO−を同期させるように動作し、1クロ
ック信号期間に、平均y個のリング発振器パルスrsが
生じる。この好ましい実施例では、インバータチェーン
は偶数である2yインバータn1・・・pyからなる。
リング発振器ro−の最後の標準インバータsi7の出
力はインバータチェーンのクロックパルス入力に供給さ
れ、また減結合段ek−を介して信号出力に供給される
。
力はインバータチェーンのクロックパルス入力に供給さ
れ、また減結合段ek−を介して信号出力に供給される
。
インバータチェーンの出力はクロックパルス入力がクロ
ック信号tを供給されるX段シフトレジスタsrの直列
入力に供給される。インバータチェーンの信号入力は微
分回路dQを介してクロック信号tによってた制御され
るまたは付勢される。キャパシタC1、C2、aXを介
して偶数番目のインバータsi2 、si4 、sta
の各出力はシフトレジスタS「の各段の出力に接続され
る。
ック信号tを供給されるX段シフトレジスタsrの直列
入力に供給される。インバータチェーンの信号入力は微
分回路dQを介してクロック信号tによってた制御され
るまたは付勢される。キャパシタC1、C2、aXを介
して偶数番目のインバータsi2 、si4 、sta
の各出力はシフトレジスタS「の各段の出力に接続され
る。
第6図は、第5図に示されるような回路配列に関係する
4つの異なる信号波形を示す。第6図aは、クロック信
号tの波形を示し、第6図すは、リング発振器パルスr
sの波形を示し、第6図Cは、微分回路dlJの出力信
号の波形を示し、第6図dは、インバータチェーンの出
力信号2の波形をy−2の場合に関して示す。
4つの異なる信号波形を示す。第6図aは、クロック信
号tの波形を示し、第6図すは、リング発振器パルスr
sの波形を示し、第6図Cは、微分回路dlJの出力信
号の波形を示し、第6図dは、インバータチェーンの出
力信号2の波形をy−2の場合に関して示す。
第6図すから明らかであるように、個々のリング発振器
パルスの持続時間は、クロック信号期間中に変化し、こ
れは、キャパシタC1・・・aXをそれぞれ偶数のイン
バータsi2 、sta 、steの出力に接続、およ
び遮断することによって成される。これはクロック信号
tの周波数に関してリング発掘器rO−の周波数を調整
する効果を有し、結果として、この場合には、yクロッ
ク信号期間の間にスライド同期と呼ばれる同期を生じる
。
パルスの持続時間は、クロック信号期間中に変化し、こ
れは、キャパシタC1・・・aXをそれぞれ偶数のイン
バータsi2 、sta 、steの出力に接続、およ
び遮断することによって成される。これはクロック信号
tの周波数に関してリング発掘器rO−の周波数を調整
する効果を有し、結果として、この場合には、yクロッ
ク信号期間の間にスライド同期と呼ばれる同期を生じる
。
本発明によるCMOSインバータチェーン、および第3
図と第5図に示されるような回路は、モノリシック集積
半導体回路形式で使用するのに適しているということが
明らかであり、全ての0M08回路に適用できる。
図と第5図に示されるような回路は、モノリシック集積
半導体回路形式で使用するのに適しているということが
明らかであり、全ての0M08回路に適用できる。
第1図は、本発明によるCMOSインバータチェーンの
基本的回路図であり、第2図は、動作の間第1図に示さ
れる装置に現われる異なるパルス波形を示し、第3図は
、第1図に示されるような型のCMOSインバータチェ
ーンを使用することによってクロック信号の期間にリン
グ発掘器のrパルスを発生させる実施態様の回路図であ
り、第4図は第3図の回路のパルス波形図であり、第5
図は、第1図に示されるような型のCMOSインバータ
チェーンを使用することによってリング発振器を同期さ
せる実施態様の回路図であり、第6図は、第5図で示さ
れるような回路パルス波形図である。 inl 、 1n2−N−インバータ、nl、n2−N
−中間トランジスタ、t・・・クロック信号、si1〜
si7・・・CMOSインバータチェーン、ro・・・
リング発振器。 出願人代理人 弁理士 鈴江武彦 FIG、2 ” tx=31 FIG、5 ro’ ILS
基本的回路図であり、第2図は、動作の間第1図に示さ
れる装置に現われる異なるパルス波形を示し、第3図は
、第1図に示されるような型のCMOSインバータチェ
ーンを使用することによってクロック信号の期間にリン
グ発掘器のrパルスを発生させる実施態様の回路図であ
り、第4図は第3図の回路のパルス波形図であり、第5
図は、第1図に示されるような型のCMOSインバータ
チェーンを使用することによってリング発振器を同期さ
せる実施態様の回路図であり、第6図は、第5図で示さ
れるような回路パルス波形図である。 inl 、 1n2−N−インバータ、nl、n2−N
−中間トランジスタ、t・・・クロック信号、si1〜
si7・・・CMOSインバータチェーン、ro・・・
リング発振器。 出願人代理人 弁理士 鈴江武彦 FIG、2 ” tx=31 FIG、5 ro’ ILS
Claims (6)
- (1)DC電圧電源の両端子間に被制御電流路が配置さ
れ信号フロー方向に交互に直列に配列されている2以上
のNまたはPインバータを有し、各Nインバータは、通
常のCMOSインバータの被制御電流路中のNおよびP
トランジスタの間にN中間トランジスタが挿入されて構
成され、各Pインバータは、通常の型のCMOSインバ
ータの被制御電流路中のNトランジスタとPトランジス
タの間にP中間トランジスタが挿入されて構成され、 NまたはPインバータの信号出力が、Pトランジスタと
N中間トランジスタとを接続する点、またはNトランジ
スタとP中間トランジスタとを接続する点であり、 NまたはPインバータがそれぞれクロックされ、入力信
号がチェーンの第1のインバータに供給されるCMOS
インバータチェーにおいて、 前記Nおよび前記P中間トランジスタのゲートが相互に
接続され、 1つの信号クロック信号がそれに供給され、各Nまたは
Pインバータの信号入力がそのインバータのNおよびP
トランジスタの相互に接続されたゲートによって構成さ
れていることを特徴とするCMOSインバータチェーン
。 - (2)全遅延時間と本来の遅延時間の差を越える入力パ
ルスのパルス幅に応答して、出力パルスを伝送するデジ
タルパルス幅弁別器として動作する特許請求の範囲第1
項記載のCMOSインバータチェーン。 - (3)信号のドロップアウト時間が全遅延時間と本来の
遅延時間の差より短い場合に、前記差を越えるパルス幅
を有する入力パルスの期間に生じる信号ドロップアウト
を補償する特許請求の範囲第1項記載のCMOSインバ
ータチェーン。 - (4)インバータチェーンの長さによって予め決定され
た計数に到達すると、出力パルスを伝送するセットバッ
ク型の最終位置カウンタとして動作する特許請求の範囲
第1項記載のCMOSインバータチェーン。 - (5)信号フローの方向に対して、直列に接続され、ま
たクロック信号の間に最後のインバータの出力から第1
のインバータの入力にフィードバックされる奇数個のC
MOS標準インバータからなるリング発振器のrパルス
を発生させるCMOSインバータチェーンであって、 インバータチェーンが2r+1インバータからなり、 リング発振器の第1のインバータが、第1の入力が最後
のインバータの出力に接続され、第2の入力にインバー
タチェーンの信号入力に供給されるNANDゲートによ
って置換され、リング発振器の出力信号が減結合段を介
して取出されてインバータチェーンのクロックパルス入
力に供給され、クロック信号が、2つのNANDゲート
からなるフリップフロップの第1の入力に供給され、イ
ンバータチェーンの最後のインバータの信号出力がNA
NDフリップフロップの第2の入力に供給され、第1の
入力に属するような出力がインバータチェーンの信号入
力に接続されることを特徴とする特許請求の範囲第1項
記載のCMOSインバータチェーン。 - (6)信号フローの方向に対して、直列に接続され、最
後のインバータの出力から第1のインバータの入力にフ
ィードバックされる奇数個のCMOS標準インバータか
らなるリング発振器を同期し、平均でy個のリング発振
器パルスが1クロック信号間に生じさせるCMOSイン
バータチェーンであって、 インバータチェーンが偶数の2yインバータからなり、 最後の標準インバータの出力がインバータチェーンのク
ロックパルス入力に供給され、また減結合段を介して信
号出力に供給され、 インバータチェーンの出力がx段のシフトレジスタの直
列入力に接続され、そのシフトレジスタのクロックパル
ス入力にクロック信号が供給され、インバータチェーン
の信号入力が、微分回路を介してクロック信号によって
制御または付勢され、偶数番号のインバータの各出力が
キャパシタを介して前記シフトレジスタの各段の出力に
接続されることを特徴とする特許請求の範囲第1項記載
のCMOSインバータチェーン。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP86102586.4 | 1986-02-27 | ||
EP86102586A EP0225960B1 (de) | 1985-12-07 | 1986-02-27 | CMOS-Inverterkette |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62204612A true JPS62204612A (ja) | 1987-09-09 |
Family
ID=8194923
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61299773A Pending JPS62204612A (ja) | 1986-02-27 | 1986-12-16 | Cmosインバ−タチエ−ン |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62204612A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50138763A (ja) * | 1974-04-16 | 1975-11-05 | ||
JPS5696532A (en) * | 1979-12-29 | 1981-08-04 | Citizen Watch Co Ltd | Frequency divider |
-
1986
- 1986-12-16 JP JP61299773A patent/JPS62204612A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50138763A (ja) * | 1974-04-16 | 1975-11-05 | ||
JPS5696532A (en) * | 1979-12-29 | 1981-08-04 | Citizen Watch Co Ltd | Frequency divider |
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