JPS62204612A - Ｃｍｏｓインバ−タチエ−ン - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の分野］ 本発明は、ＤＣ電圧電源の両端子間に被制御電流路が配
置され、信号フロー方向に交互に直列に配列されている
２以上のＮあるいはＰインバータを有するＣＭＯＳイン
バータチェーンに関する。

［従来技術］ 信号フローに対して、直列に配列される単一のＮインバ
ータともう一つの単一のＰインバータを具備するこの様
なＣＭＯＳインバータチェーンは、西ドイツ特許ＤＥ２
４５０８８２Ａ１号明細書に特に第７図と関連して記載
されている。それに関係して、各信号入力は、Ｎあるい
はＰ中間トランジスタのゲートであり、既知の方法で接
続されるＮａよびＰトランジスタのゲートは、Ｎインバ
ータの場合にはクロック信号を、またＰインバータの場
合はそれに関係する逆のクロック信号を供給される。こ
の上述の２段ＣＭＯＳインバータチェーンの目的は、２
つの公称２進数レベルがＰインバータの出力に現われる
ようにすることである。

前記西ドイツ特許明細書にさらに開示されていることに
よれば、ＮおよびＰ中間トランジスタはそれらの代わり
に通常の型のＣＭＯＳインバータに挿入される論理ゲー
トの最も簡単な場合を表わすだけである。このように、
上述のような装置では、例えばその明細書添附図面の第
１１図を参照すればわかるであろうが、信号フローに対
して直列の多数の論理ＣＭＯＳゲートを配列し、それら
をダイナミックに駆動させることができる。

［発明の解決すべき問題点］ 前記特許明細書とは対照的に、本発明の目的は、信号フ
ローの方向に対して、ダイナミックＣＭＯＳゲートの直
列配列を効果的にするのではなく、優れた特性を有する
ＣＭＯＳインバータチェーンを提供することである。

［問題点解決のための手段］ なぜならば前記のような装置は本発明によって修正され
る。即ち、唯一のクロック信号が全ての中間トランジス
タの相互に接続されたゲートに供給されるとき、また同
時に、各インバータのＮおよびＰトランジスタの相互に
接続されたゲートが信号入力として既知の方法で使用さ
れる時、例えば、本発明によるＣＭＯＳインバータチェ
ーンは、デジタルパルス幅弁別器、パルスドロップアウ
ト補償回路、あるいは（ＣＭＯＳ＞リング発振器を同期
させる回路でセットバック型の最終位置カウンタとして
使用することができる。

西ドイツ特許ＤＥ２３２７７３３Ａ１号明細１の特に第
２図に関して、クロック信号がゲートに供給される中間
トランジスタを使用する単一のＣＭＯＳインバータが説
明されている。しかしながら、このインバータは、ラン
ダムアクセスを有するダイナミックメモリの直列選択回
路の一部分を形成し、インバータチェーンの第１のイン
バータではない。

［実施例］ 第１図の回路図は、２ｍの要素からなるインバータチェ
ーンの４つのインバータ、つまり、Ｎインバータｉｎ１
　、ｉｎ２　、およびＰインバータミル１、ｉｐｍが示
される。全てのインバータはそれぞれ、被制御電流路の
一端が、直流電圧電源Ｕの正極に供給される各Ｐトラン
ジスタ（−Ｐチャンネルトランジスタ）と、被制御電流
路の一端が、回路のゼロ点（接地）に供給されるＮトラ
ンジスタ（−Ｎチャンネルトランジスタ）を備えている
。

各インバータでは、ＰトランジスタのゲートはＮトラン
ジスタのゲートに接続され、既知の方法で、信号入力を
与えられ、入力信号ＳはＮインバータｉｎ１の相互に接
続されたゲートに供給される。

各ＮあるいはＰインバータでは、ＰトランジスタとＮイ
ンバータ間に、Ｎ中間トランジスタｎ１、ｎ２、あるい
はＰ中間トランジスタル１、ｐｍの被制御電流路が挿入
されており、各インバータでは、３つのトランジスタの
被制御電流路が直流電圧Ｕの電源の両極間に直列に配列
される。各インバータでは、信号出力はＰトランジスタ
とＮ中間トランジスタの間あるいはＮトランジスタとＰ
中間トランジスタの間の各電流路接続点である。インバ
ータチェーン内では、これら出力は、次に続くインバー
タのＰおよびＮトランジスタの相互に接続されたゲート
に接続され、従ってＮインバータは常にＰインバータに
続き、それから再びＮインバータに続き、それを繰返す
。出力信号２は最後のＰインバータ１ｐｍの出力に現わ
れる。

本発明によるインバータチェーンは、以下のような優れ
た特性を有することが理解されるであろう。

パルス型入力信号Ｓはチェーン入力に供給され、クロッ
ク信号ｔによって制御されるような１つのパルス端はチ
ェーンを通過し、チェーンの全遅延時間であるｍクロッ
クパルス期間の後でチェーン出力で相当するパルス端と
して取出すことができる。しかしながら、このパルス幅
に反対の方向のパルス端、およびクロック信号から独立
した端は、インバータチェーンを介して非常に速く通過
するため、以下でインバータチェーンの本来の遅延時間
として言及される２ｍ時間の純粋にインバータ設計によ
り特定される遅延時間に実際に相当するよりずっと速い
時間位置ですでにチェーン出力に現われる。前記第１の
端がこの特定の時間位置でインバータ出力に到達してい
ないと、言わば前記第２の端によって追越され、この場
合には除去される。

まず、本発明によるインバータチェーンのこの特性には
、前記ｍクロック−パルス期間より大きいパルス幅のパ
ルスのみがチェーンを通過することができるということ
が欠点である。しかしながら、本発明の好まし、い実施
例によれば、この特性はパルスのパルス幅のデジタル決
定に使用できる、即ち予め定められたパルス幅同値以下
のパルス幅の場合には、２進数信号レベルＨ，Ｌのうち
の１つを生じさせ、この閾値を越えるパルス幅の場合、
２進数信号レベルの他の信号レベルを生じさせる。

パルス幅閾値は前記全遅延時間と前記本来の遅延時間の
差である。

詳細に説明すれば、これは第２図に示されるようにパル
スと信号波形によって示される。クロック信号ｔと、幅
ｄ１がパルス幅閾値ＳＷより大きい第１の入力信号Ｓ１
が図示される。従って、第１の出力信号Ｚ１が生じる。

しかしながら、第２の入力信号Ｓ２のパルス幅ｄ２はパ
ルス幅閾値ＳＷより短く（小さり）、そのため第２の出
力信号ｚ２のように、恒久的なＬレベルが現われるだけ
である。

本発明のＣＭＯＳインバータチェーンの前記の新しい特
性は、本発明のもう一つの好ましい実施例によれば、パ
ルス幅が前記の差より大きい、または越えている入力信
号の信号ドロップ−アウトを補償するために使用するこ
とができ、そのため、信号のドロップ−アウト時間がこ
の閾値より短い場合に、前記パルス幅間値ＳＷ以上であ
る。この場合、一端はクロックされずに通過し、最大速
度でチェーンを通過する。短い信号のドロップ−アウト
によって好ましくなく生じるような逆端は、クロック方
式でチェーンを通過するが、チェーンの終わりに達する
前に他端によって既に消去されてしまうので、末端には
到達しない。

第１図に示されるように、ＣＭＯＳインバータチェーン
がＮインバータと共にスタートすると、クロック信号に
よって制御されるようなパルスのＬ／Ｈ端はチェーン内
でシフトされる。チェーンがＰインバータと共にスター
トする場合、クロックパルス制御の対象になるのはＨ／
Ｌ端である。

第３図は、第１図に示されるような型のＣＭＯＳインバ
ータチェーンを使用することによってクロック信号ｔの
期間にリング発振器ｒｏのｒパルスｒ１を生じさせる実
施例の回路図である。それに関連して、第５図のような
インバータチェーンはインバータチェーンの゛長さ″（
段階の数）によって予め定められた計数値に到達するこ
とによって（カウンタの読み）、出力パルスを転送する
セット−バック型最終位置カウンタとして動作するよう
に使用される。

この回路では、インバータチェーンは２ｒ＋１インバー
タｎ１、ｐｌ、ｎ２−ｐｒＳｎｒ＋　１からなる。リン
グ発振器ｒＯは、信号フローによれば、直列に接続され
、最後のインバータの出力から最初のインバータの入力
にフィードバックされる奇数２ｑ＋１のＣＭＯＳインバ
ータからなり、第３図のリング発振器「０の第１の標準
のインバータはＮＡＮＤゲートｎｇによって置換えられ
る。第３図では、純粋に単なる例であるが、リング発振
器ｒＯは、変数ｑ−３によって、７つの段階または段、
つまり、前記ＮＡＮＤゲートｎｇ、およびインバータｓ
ｉ２　、ｓｉ３、ｓｉ４　、ｓｉ５　、　ｓｉ６　、ｓ
ｉ７が示される。それに関連して、最後のインバータｓ
ｉ７の出力は、ＮＡＮＤゲートｎｇの２つの入力の１つ
に接続される。

ＣＭＯＳ標準インバータとして動作する場合、被制御電
流路が直列に接続され、動作電圧源の両端子間に配列さ
れるＮチャンネルおよびＰチャンネルエンハンスメント
型絶縁ゲート電界効果トランジスタからなり、相互に接
続されたゲートは信号入力を形成し、その電流路を接続
する点は信号出力を形成する。

リング発振器ｒｏの出力信号は、減結合段ｅｋを介して
ｑ番目の標準インバータｓｉ３の出力で取出され、この
発明のインバータチェーンのクロックパルス入力に供給
される。減結合段ｅｋは、例えば、多数の直列接１ｉＣ
ＭＯＳインバータからなり、そのため減結合段ｅｋの出
力に接続されるような部分的回路はリング発振器ｒｏの
発振周波数に好ましくない影響を与えることができない
。

クロック信号ｔは２つの別のＮＡＮＤゲートからなるフ
リップフロップｎｒの第１の入力に供給され、このフリ
ップフロップｎｆは以下ＮＡＮＤフリップフロップと言
う。インバータチェーンの最後のインバータｎｒ＋　１
の信号出力はＮＡＮＤフリップフロップｎｆの第２の入
力に接続され、第１の入力に従属するような出力はイン
バータチェーンの信号入力に接続される。

第４図は、第３図に示されるような装置で発生する２つ
の信号波形、つまり、クロック信号ｔに関係し、また出
力信号ｒｉに関係し、そのためリング発振器ｒＯの意図
されたｒパルスに関係するような２つの信号波形を示す
。第４図に関して、８つのパルスｒｉはクロック信号ｔ
の期間内に生じると考えられ、従ってｒ−８である。リ
ング発掘器ｒＯの周波数と数ｒの発生するパルスに関し
て、クロック信号ｔの周波数を相対的に測定することに
よって、第４ｂ図に示される波形の右側端の方向にパル
スではない期間によって示されるように、リング発振器
ｒＯの周波数は動作の間に変化しやすいと考えられる。

そのため、クロック信号ｔの周波数は常にｒ倍のリング
発振器周波数以上に選択され、ｒパルスは全ての意図さ
れた動作条件下で生じるということには信頼性がある。

第３図に示されるような装置では、本発明によるＣＭＯ
Ｓインバータチェーンは、クロック信号ｔがインバータ
チェーンを介して通過する信号であり、一方リング発振
器ｒＯの信号はそのクロック信号として動作するように
使用される。これらの状況、ざらにはＮＡＮＤフリップ
フロップｎｆが、１つのＳ入力（−第１の入力）、１つ
のＲ入力（−第２の入力）、および１つのＱ出力を含む
ＲＳフリップフロップであるということから考察して、
第４図に示されるような信号波形に相当する動作方式は
簡単に生じる。

本発明によるＣＭＯＳインバータチェーンの実施例に関
する第５図に示されるような回路では、信号フローに関
して、直列に接続され、最後のインバータの出力から第
１のインバータの入力にフィードバックされる奇数２×
＋１のＣＭＯＳインバータｓｉ１・・・ｓｉ７からなる
リング発振器ｒＯ−を同期させるように動作し、１クロ
ック信号期間に、平均ｙ個のリング発振器パルスｒｓが
生じる。この好ましい実施例では、インバータチェーン
は偶数である２ｙインバータｎ１・・・ｐｙからなる。

リング発振器ｒｏ−の最後の標準インバータｓｉ７の出
力はインバータチェーンのクロックパルス入力に供給さ
れ、また減結合段ｅｋ−を介して信号出力に供給される
。

インバータチェーンの出力はクロックパルス入力がクロ
ック信号ｔを供給されるＸ段シフトレジスタｓｒの直列
入力に供給される。インバータチェーンの信号入力は微
分回路ｄＱを介してクロック信号ｔによってた制御され
るまたは付勢される。キャパシタＣ１、Ｃ２、ａＸを介
して偶数番目のインバータｓｉ２　、ｓｉ４　、ｓｔａ
の各出力はシフトレジスタＳ「の各段の出力に接続され
る。

第６図は、第５図に示されるような回路配列に関係する
４つの異なる信号波形を示す。第６図ａは、クロック信
号ｔの波形を示し、第６図すは、リング発振器パルスｒ
ｓの波形を示し、第６図Ｃは、微分回路ｄｌＪの出力信
号の波形を示し、第６図ｄは、インバータチェーンの出
力信号２の波形をｙ−２の場合に関して示す。

第６図すから明らかであるように、個々のリング発振器
パルスの持続時間は、クロック信号期間中に変化し、こ
れは、キャパシタＣ１・・・ａＸをそれぞれ偶数のイン
バータｓｉ２　、ｓｔａ　、ｓｔｅの出力に接続、およ
び遮断することによって成される。これはクロック信号
ｔの周波数に関してリング発掘器ｒＯ−の周波数を調整
する効果を有し、結果として、この場合には、ｙクロッ
ク信号期間の間にスライド同期と呼ばれる同期を生じる
。

本発明によるＣＭＯＳインバータチェーン、および第３
図と第５図に示されるような回路は、モノリシック集積
半導体回路形式で使用するのに適しているということが
明らかであり、全ての０Ｍ０８回路に適用できる。

【図面の簡単な説明】

第１図は、本発明によるＣＭＯＳインバータチェーンの
基本的回路図であり、第２図は、動作の間第１図に示さ
れる装置に現われる異なるパルス波形を示し、第３図は
、第１図に示されるような型のＣＭＯＳインバータチェ
ーンを使用することによってクロック信号の期間にリン
グ発掘器のｒパルスを発生させる実施態様の回路図であ
り、第４図は第３図の回路のパルス波形図であり、第５
図は、第１図に示されるような型のＣＭＯＳインバータ
チェーンを使用することによってリング発振器を同期さ
せる実施態様の回路図であり、第６図は、第５図で示さ
れるような回路パルス波形図である。 ｉｎｌ　、　１ｎ２−Ｎ−インバータ、ｎｌ、ｎ２−Ｎ
−中間トランジスタ、ｔ・・・クロック信号、ｓｉ１〜
ｓｉ７・・・ＣＭＯＳインバータチェーン、ｒｏ・・・
リング発振器。 出願人代理人　弁理士　鈴江武彦 ＦＩＧ、２　　　　” ｔｘ＝３１ ＦＩＧ、５　　　　　　　ｒｏ’ ＩＬＳ

Claims (6)

【特許請求の範囲】
1. （１）ＤＣ電圧電源の両端子間に被制御電流路が配置さ
   れ信号フロー方向に交互に直列に配列されている２以上
   のＮまたはＰインバータを有し、各Ｎインバータは、通
   常のＣＭＯＳインバータの被制御電流路中のＮおよびＰ
   トランジスタの間にＮ中間トランジスタが挿入されて構
   成され、各Ｐインバータは、通常の型のＣＭＯＳインバ
   ータの被制御電流路中のＮトランジスタとＰトランジス
   タの間にＰ中間トランジスタが挿入されて構成され、 ＮまたはＰインバータの信号出力が、Ｐトランジスタと
   Ｎ中間トランジスタとを接続する点、またはＮトランジ
   スタとＰ中間トランジスタとを接続する点であり、 ＮまたはＰインバータがそれぞれクロックされ、入力信
   号がチェーンの第１のインバータに供給されるＣＭＯＳ
   インバータチェーにおいて、 前記Ｎおよび前記Ｐ中間トランジスタのゲートが相互に
   接続され、 １つの信号クロック信号がそれに供給され、各Ｎまたは
   Ｐインバータの信号入力がそのインバータのＮおよびＰ
   トランジスタの相互に接続されたゲートによって構成さ
   れていることを特徴とするＣＭＯＳインバータチェーン
   。
2. （２）全遅延時間と本来の遅延時間の差を越える入力パ
   ルスのパルス幅に応答して、出力パルスを伝送するデジ
   タルパルス幅弁別器として動作する特許請求の範囲第１
   項記載のＣＭＯＳインバータチェーン。
3. （３）信号のドロップアウト時間が全遅延時間と本来の
   遅延時間の差より短い場合に、前記差を越えるパルス幅
   を有する入力パルスの期間に生じる信号ドロップアウト
   を補償する特許請求の範囲第１項記載のＣＭＯＳインバ
   ータチェーン。
4. （４）インバータチェーンの長さによって予め決定され
   た計数に到達すると、出力パルスを伝送するセットバッ
   ク型の最終位置カウンタとして動作する特許請求の範囲
   第１項記載のＣＭＯＳインバータチェーン。
5. （５）信号フローの方向に対して、直列に接続され、ま
   たクロック信号の間に最後のインバータの出力から第１
   のインバータの入力にフィードバックされる奇数個のＣ
   ＭＯＳ標準インバータからなるリング発振器のｒパルス
   を発生させるＣＭＯＳインバータチェーンであって、 インバータチェーンが２ｒ＋１インバータからなり、 リング発振器の第１のインバータが、第１の入力が最後
   のインバータの出力に接続され、第２の入力にインバー
   タチェーンの信号入力に供給されるＮＡＮＤゲートによ
   って置換され、リング発振器の出力信号が減結合段を介
   して取出されてインバータチェーンのクロックパルス入
   力に供給され、クロック信号が、２つのＮＡＮＤゲート
   からなるフリップフロップの第１の入力に供給され、イ
   ンバータチェーンの最後のインバータの信号出力がＮＡ
   ＮＤフリップフロップの第２の入力に供給され、第１の
   入力に属するような出力がインバータチェーンの信号入
   力に接続されることを特徴とする特許請求の範囲第１項
   記載のＣＭＯＳインバータチェーン。
6. （６）信号フローの方向に対して、直列に接続され、最
   後のインバータの出力から第１のインバータの入力にフ
   ィードバックされる奇数個のＣＭＯＳ標準インバータか
   らなるリング発振器を同期し、平均でｙ個のリング発振
   器パルスが１クロック信号間に生じさせるＣＭＯＳイン
   バータチェーンであって、 インバータチェーンが偶数の２ｙインバータからなり、 最後の標準インバータの出力がインバータチェーンのク
   ロックパルス入力に供給され、また減結合段を介して信
   号出力に供給され、 インバータチェーンの出力がｘ段のシフトレジスタの直
   列入力に接続され、そのシフトレジスタのクロックパル
   ス入力にクロック信号が供給され、インバータチェーン
   の信号入力が、微分回路を介してクロック信号によって
   制御または付勢され、偶数番号のインバータの各出力が
   キャパシタを介して前記シフトレジスタの各段の出力に
   接続されることを特徴とする特許請求の範囲第１項記載
   のＣＭＯＳインバータチェーン。