JPS62198226A - Parallel/serial conversion circuit - Google Patents
Parallel/serial conversion circuitInfo
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- JPS62198226A JPS62198226A JP4055786A JP4055786A JPS62198226A JP S62198226 A JPS62198226 A JP S62198226A JP 4055786 A JP4055786 A JP 4055786A JP 4055786 A JP4055786 A JP 4055786A JP S62198226 A JPS62198226 A JP S62198226A
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- Shift Register Type Memory (AREA)
Abstract
Description
【発明の詳細な説明】
〔目次〕
概要
産業上の利用分野
従来の技術
発明が解決しようとする問題点
問題点を解決するための手段（第１図）作用
実施例
ｔａ＋一実施例の説明（第２＠、第３図）伽）他の実施
例の説明
発明の効果
〔概要〕
複数のシフトレジスタを利用したパラレル・シリアル変
換回路において、最終ビット目のデータを固定した（ｎ
＋１）ビットの複数のシフトレジスタと、複数のシフト
レジスタの出力の論理和をとる論理和回路とを設けるこ
とによって、シフトレジスタのシフト動作後の出力を最
終ビットのデータとして、論理和回路によって複数のシ
フトレジスタによるシリアルデータの出力を可能とする
ものである。[Detailed Description of the Invention] [Table of Contents] Overview Industrial Field of Application Conventional Technology Problems to be Solved by the Invention Means for Solving the Problems (Fig. 1) Functional Example ta + Description of one Example ( Figures 2 @ and 3) 佽) Description of other embodiments Effects of the invention [Summary] In a parallel-to-serial conversion circuit using a plurality of shift registers, the last bit of data is fixed (n
+1) By providing a plurality of bit shift registers and an OR circuit that ORs the outputs of the plurality of shift registers, the output after the shift register shift operation is used as the final bit data, and the OR circuit It is possible to output serial data using a shift register.
（産業上の利用分野〕
本発明は、複数のシフトレジスタを用いてパラレルデー
タをシリアルデータに変換するパラレル・シリアル変換
回路に閣し、特に複数のシフトレジスタの出力を選択し
なくても、複数のシフトレジスタのシリアル出力を順次
出力することのできるパラレル・シリアル変換回路に関
する。(Industrial Application Field) The present invention relates to a parallel-to-serial conversion circuit that converts parallel data to serial data using a plurality of shift registers. The present invention relates to a parallel-to-serial conversion circuit that can sequentially output the serial output of a shift register.
例えば磁気ディスク装置等においては、上位から与えら
れたパラレルデータをシリアルデータに変換する必要が
あり、このためパラレル・シリアル変換回路が用いられ
る。For example, in a magnetic disk device, etc., it is necessary to convert parallel data given from a higher level into serial data, and a parallel-to-serial conversion circuit is used for this purpose.
このパラレル・シリアル変換回路（以下Ｐ／Ｓ変換回路
と称す）には、一般にシフト動作によってパラレル・シ
リアル変換可能なシフトレジスタが広く用いられている
。For this parallel-to-serial conversion circuit (hereinafter referred to as a P/S conversion circuit), a shift register that can generally perform parallel-to-serial conversion by a shift operation is widely used.
このようなＰ／Ｓ変換回路として、従来第４図に示す如
く、２つのシフトレジスタ１．２を交互に用いてパラレ
ル・シリアル変換するものが知られている。As such a P/S conversion circuit, as shown in FIG. 4, one that performs parallel-to-serial conversion by alternately using two shift registers 1.2 is known.
このＰ／Ｓ変換回路においては、与えられたパラレルデ
ータがｎビットとすると、ｎビット分のシフトレジスタ
１．２を設け、制御回路３が交互にシフトレジスタ１，
２のパラレルデータロード、シフトを行うことによって
、シフトレジスタ１．２よりｎビットのシリアルデー
タ５ＤＩＳＳＤ２を交互に出力させるとともに、マルチ
プレクサ４を選択し、シフトレジスタ１のシリアルデー
タＳＤ１の出力に引続いてシフトレジスタ２のシリアル
データＳＤ２を出力させるようにしていた。In this P/S conversion circuit, if the given parallel data is n bits, shift registers 1 and 2 for n bits are provided, and the control circuit 3 alternately controls the shift registers 1 and 2.
By performing parallel data loading and shifting of 2, n-bit serial data is transferred from shift register 1.2.
At the same time, the multiplexer 4 is selected so that the serial data SD2 of the shift register 2 is outputted following the output of the serial data SD1 of the shift register 1.
これを第５図の動作説明図によって、１バイト８ビツト
（、ｎ ＝ ８ ）とし、１バイト目のＤＯ〜Ｄ７が
シフトレジスタｌに、２バイト目のＤ８〜Ｄ１５がシフ
トレジスタ２に与えられるものとし、２バイト分のＤＯ
−Ｄ１５のシリアルデータを出力するものとして詳述す
る。According to the operation diagram in Fig. 5, 1 byte is 8 bits (, n = 8), and the 1st byte DO to D7 is given to shift register 1, and the 2nd byte D8 to D15 is given to shift register 2. Assume that 2 bytes worth of DO
- This will be explained in detail assuming that the serial data of D15 is output.
先づ、システムクロック５ｙｓｃのＴＯによってシフト
制御信号ＳＣ１がオンとなりシフトレジスタ１のシステ
ムクロック５ｙｓｃによる動作が可能となる。First, the shift control signal SC1 is turned on by the TO of the system clock 5ysc, allowing the shift register 1 to operate according to the system clock 5ysc.
同時にパラレルロード信号ＰＲＩによってシフトレジス
タｌへの８ビツトのパラレルデータＤＯ〜Ｄ７のロード
が可能となり、システムクロック５ＹＳＣのＴ１の立上
りでシフトレジスタｌにパラレルデータＤＯ〜Ｄ７がロ
ードされる。以降システムクロック５ｙｓｃによってシ
フトレジスタｌがシフトされ、シリアルデータＳＤＩが
出力される。At the same time, the parallel load signal PRI makes it possible to load the 8-bit parallel data DO-D7 into the shift register 1, and the parallel data DO-D7 are loaded into the shift register 1 at the rising edge of T1 of the system clock 5YSC. Thereafter, the shift register 1 is shifted by the system clock 5ysc, and the serial data SDI is output.
マルチプレクサ４はシステムクロック５ｙｓｃのＴｌク
ロックで制御信号ＭＰＣがオンとなり、シフトレジスタ
１側に切換えられているので、シリアルデータＳＤＬが
マルチプレクサ４より出力される。このようにして、シ
フトレジスタ１にＴ１〜Ｔ８の８クロツクが入力される
と、シフト制御信号Ｓ０１がオフとなり、システムクロ
ックの入力が禁止され、シフト動作が中止される。これ
とともにシフト制御信号ＳＣ２がオンとなり、シフトレ
ジスタ２へのシステムクロックの入力が許可され、動作
が可能となり、パラレルロード信号ＰＲ２によってシフ
トレジスタ２への８ピントのパラレルデータＤ８〜０１
５のロードが行われ、同様にシステムクロック５ｙｓｃ
によってシフトレジスタ２がシフトされ、シリアルデー
タＳＤ２が出力されるとともに、マルチプレクサ制御信
号ＭＰＣがシステムクロックＴ９の時点でシフトレジス
タ２へ切換ねり、シリアルデータＳＤ２がマルチプレク
サ４より出力される。The control signal MPC of the multiplexer 4 is turned on by the Tl clock of the system clock 5ysc and is switched to the shift register 1 side, so that the serial data SDL is outputted from the multiplexer 4. In this way, when eight clocks T1 to T8 are input to the shift register 1, the shift control signal S01 is turned off, input of the system clock is prohibited, and the shift operation is stopped. At the same time, the shift control signal SC2 is turned on, and the input of the system clock to the shift register 2 is permitted, enabling operation, and the parallel load signal PR2 causes the 8-pin parallel data D8 to 01 to be input to the shift register 2.
5 is loaded, and similarly the system clock 5ysc
The shift register 2 is shifted and the serial data SD2 is outputted, and the multiplexer control signal MPC is switched to the shift register 2 at the system clock T9, and the serial data SD2 is outputted from the multiplexer 4.
このようにしてシステムクロックの入力許可と同期して
マルチプレクサ４を切換えることによって、２つのシフ
トレジスタ１，２のシフト動作によるシリアルデータ５
ＤＩＳＳＤ２を連続的に出力し、２バイト分のシリアル
データを出力するものである。In this way, by switching the multiplexer 4 in synchronization with the input permission of the system clock, the serial data 5 due to the shift operation of the two shift registers 1 and 2 is
It continuously outputs DISSD2 and outputs 2 bytes of serial data.
しかしながら、係る従来のＰ／Ｓ変換回路においては、
シフトレジスタ１．２の出力段にマルチプレクサ４を設
けることが必要となり、従って、安価な回路構成が困難
となるという問題がある他に、マルチプレクサ４は多数
のゲート素子（トランジスタ）で構成されているので、
その分障害が生じる可能性が大きくなり、信頼性を向上
させることができないという問題があった。However, in such a conventional P/S conversion circuit,
It is necessary to provide the multiplexer 4 at the output stage of the shift register 1.2, which makes it difficult to construct an inexpensive circuit. In addition, the multiplexer 4 is composed of a large number of gate elements (transistors). So,
There was a problem in that the possibility of failure occurring increased accordingly, and reliability could not be improved.
本発明は、上述の点に鑑み、複数のシフトレジスタを交
互に用いても、シフトレジスタの出力選択を行う必要が
なく、マルチプレクサを削除することのできるパラレル
・シリアル変換回路を提供することを目的とする。In view of the above-mentioned points, an object of the present invention is to provide a parallel-to-serial conversion circuit that eliminates the need to select outputs of shift registers even when a plurality of shift registers are used alternately, and can eliminate a multiplexer. shall be.
第１図は本発明の原理説明図である。 FIG. 1 is a diagram explaining the principle of the present invention.
第１図（Ａ）中、１ａ、２ａは各々シフトレジスタであ
り、（ｎ＋１）ビット分の容量を有し、各々ｎビットの
パラレルデータがロードされるとともに最終ピント（＝
ｎ ＋ １ビツト）目が固定値（“Ｏ”）にセットさ
れているもの、３ａは制御回路であり、シフトレジスタ
１ａ、２ａのシフト動作のタイミング切換制御を行うも
の、５は論理和回路であり、各シフトレジスタ１ａ、２
ａのシリアル出力の論理和をとってシリアルデータＳＤ
を出力するものである。In FIG. 1(A), 1a and 2a are shift registers each having a capacity of (n+1) bits, each of which is loaded with n-bit parallel data and the final focus (=
(n + 1 bit) is set to a fixed value (“O”), 3a is a control circuit that controls the timing switching of the shift operations of shift registers 1a and 2a, and 5 is an OR circuit. Yes, each shift register 1a, 2
The serial data SD is obtained by logically ORing the serial outputs of a.
This outputs the following.
ここで、制御回路３ａは各シフトレジスタ１ａｓ２ａに
対し、ｎビットのパラレルデータをロードしても、（ｎ
＋１）ビット目までのシフトを行うよう制御するもので
ある。Here, even if the control circuit 3a loads n-bit parallel data to each shift register 1as2a, (n
+1) is controlled to perform a shift up to the 1st bit.
本発明は、ｎビットのパラレルデータがロードされるシ
フトレジスタ１ａ、２ａに対し、固定値のセントされた
（ｎ＋１）ビット目までシフトレジスタ１ａ、２ａをシ
フトするようにし、シフトレジスタ１ａ、２ａの出力段
に論理和回路５を設けている。The present invention shifts shift registers 1a and 2a to which n-bit parallel data is loaded to the (n+1)th bit, which is a fixed value. An OR circuit 5 is provided at the output stage.
従って、第１図（Ｂ）に示す如く、シフトレジスタ１ａ
はｎビットのパラレルデータがロードされ、（ｎ＋１）
ビット目までシフトすると、最終出力は（ｎ＋１）ビッ
ト目の固定値“０′となる。Therefore, as shown in FIG. 1(B), the shift register 1a
is loaded with n bits of parallel data, (n+1)
When shifted to the bit, the final output becomes the fixed value "0" of the (n+1)th bit.
このため、シフトレジスタ２ａを、シフトレジスタｌａ
のｎビット目の出力後、パラレルデータのロード、シフ
トを始めても、シフトレジスタｌａの出力は“０”のた
め、論理和（オア）回路５からはシフトレジスタ２ａの
出力のみが出力されることになる。For this reason, shift register 2a is changed to shift register la
Even if loading and shifting of parallel data is started after the output of the nth bit of become.
これによって、シフトレジスタ１ａ、２ａの出力段は簡
単な論理和回路５で済み、複雑なマルチプレクサ及びそ
の出力選択を要することがなく、安価な構成が可能とな
るとともに、信頼性も向上する。As a result, the output stages of the shift registers 1a and 2a can be formed by a simple OR circuit 5, and a complicated multiplexer and its output selection are not required, allowing for an inexpensive configuration and improving reliability.
ｆａｔ−実施例の説明 第２図は本発明の一実施例構成図である。 fat-example description FIG. 2 is a configuration diagram of an embodiment of the present invention.
図中、第１図で示したものと同一のものは同一の記号で
示してあり、３０はロード信号発生回路であり、システ
ムクロック５ｙｓｃを分周してパラレルロード信号ＰＲ
Ｉ、ＰＦ３を発生するもの、３１．３２は各々シフト信
号発生回路であり、システムクロック５ｙｓｃを分周し
てシフト制御］Ｉ信号ＳＣ３、ＳＣ４を発生するもので
ある。In the figure, the same components as those shown in FIG.
I and PF3 are generated, and 31 and 32 are shift signal generation circuits, which divide the system clock 5ysc to generate shift control]I signals SC3 and SC4.
この実施例では、シフトレジスタ１ａ、２ａは８ビツト
の入力パラレルデータに対し、９ビツトの容量を持ち、
最終ビットの９ビツト目は“Ｏ”にセットされている。In this embodiment, shift registers 1a and 2a have a capacity of 9 bits for 8-bit input parallel data,
The 9th and final bit is set to "O".
各シフトレジスタ１ａ、２ａはシステムクロック５ｙｓ
ｃが入力されているとともに、制御回路３ａからクロッ
クによる動作許可のためのシフト制御信号ＳＣ３、ＳＣ
４が入力され、更にパラレルロードのためのパラレルロ
ード信号ＰＲＩ、ＰＦ３が入力されて゛いる。Each shift register 1a, 2a has a system clock of 5ys
c is input, and shift control signals SC3 and SC are input from the control circuit 3a to enable clock-based operation.
4 is input, and parallel load signals PRI and PF3 for parallel loading are also input.
第３図は第２図構成の動作説明図である。FIG. 3 is an explanatory diagram of the operation of the configuration shown in FIG.
制御回路３ａは、システムクロック５ＹＳＣを分周して
パラレルロード信号ＰＲＩ、ＰＦ３及びシフト制御信号
ＳＣ３、ＳＣ４を作成する。即ち、制御回路３ａのロー
ド信号発生回路３０は、システムクロック５ｙｓｃの１
６クロツク分の周期でパラレルロード信号ＰＲＩ、ＰＨ
１を作成し、パラレルロード信号ＰＲＩはシステムクロ
ックＴＯ１Ｔ１６・・・・・に同期し、パラレルロード
信号ＰＲ２はシステムクロックＴ８、Ｔ２４・−・−・
に同期して作成される、シフト信号発生回路３２は、シ
ステムクロックＴＯ〜Ｔ８までの間オンとなるシフト制
御信号ＳＣ３を、シフト信号発生回路３１はシステムク
ロックＴ８〜Ｔ１６までの間オンとなるシフト制御信号
ＳＣ４を発生する。The control circuit 3a divides the system clock 5YSC to generate parallel load signals PRI, PF3 and shift control signals SC3, SC4. That is, the load signal generation circuit 30 of the control circuit 3a outputs 1 of the system clock 5ysc.
Parallel load signals PRI, PH with a cycle of 6 clocks
1, the parallel load signal PRI is synchronized with the system clock TO1T16..., and the parallel load signal PR2 is synchronized with the system clock T8, T24...
The shift signal generation circuit 32 generates a shift control signal SC3 that is generated in synchronization with the system clock TO to T8, and the shift signal generation circuit 31 generates a shift control signal SC3 that is generated in synchronization with the system clock T8 to T16. Generates control signal SC4.
従って、各シフト制御信号ＳＣ３、ＳＣ４によって各シ
フトレジスタ１ａ、２ａはシステムクロツク９ケ分動作
できる。Therefore, each shift register 1a, 2a can operate for nine system clocks by each shift control signal SC3, SC4.
第２図構成の動作を第３図に基づいて説明する。The operation of the configuration shown in FIG. 2 will be explained based on FIG. 3.
■ システムクロック５ｙｓｃのＴＯにおいてパラレル
ロード信号ＰＲＩ、シフト制御信号Ｓ０３がオンとなり
、シフトレジスタ１ａはシステムクロック５ｙｓｃによ
る動作可能となり、一方シフト制御信号ＳＣ４がオフと
なり、シフトレジスタ２ａはシステムクロック５ｙｓｃ
による動作は禁止され、出力は最終ビットの“０”のま
まとなる。■ At TO of the system clock 5ysc, the parallel load signal PRI and the shift control signal S03 are turned on, and the shift register 1a is enabled to operate according to the system clock 5ysc.On the other hand, the shift control signal SC4 is turned off, and the shift register 2a is activated by the system clock 5ysc.
operation is prohibited, and the output remains at the final bit "0".
■ この状態でシステムクロック５ＹＳＣのＴ１によっ
て、シフトレジスタｌａに８ビツトのパラレルデータＤ
Ｏ〜Ｄ７がロードされ、シフトレジスタ１ａより１ビツ
ト目のＤＯの出力が発生する。■ In this state, 8-bit parallel data D is input to shift register la by system clock 5YSC T1.
O to D7 are loaded, and the first bit DO is output from the shift register 1a.
■ 以降、システムクロック５ＹＳＣのＴ２、Ｔ３・−
・−の入力によってシフトレジスタ１ａがシフト動作し
、ロードされたパラレルデータの２ビツト目のＤｌ、３
ビツト目のＤ２・・・・−が順次シリアル出力される。■ From now on, T2, T3・- of the system clock 5YSC
・The shift register 1a performs a shift operation due to the input of -, and the second bit Dl, 3 of the loaded parallel data is shifted.
The bits D2...- are sequentially output serially.
■ システムクロック５ＹＳＣがＴ８の立上りとなると
、パラレルロード信号ＰＲ２及びシフト制御信号ＳＣ４
がオンとなり、シフトレジスタ２ａはシステムクロック
による動作が可能となる。■ When the system clock 5YSC reaches the rising edge of T8, the parallel load signal PR2 and shift control signal SC4
is turned on, and the shift register 2a can be operated by the system clock.
一方、シフトレジスタ１ａはシステムクロックＴ８に同
期して８ビツト目のＤｌを出力する。On the other hand, the shift register 1a outputs the 8th bit Dl in synchronization with the system clock T8.
■ システムクロック５ｙｓｃのＴ９が立上ると、シフ
トレジスタｌａは９ビツト目にシフトし、従って出力は
８′の如く強制的に“Ｏ″となり、且つシフト制御信号
ＳＣ３がオフとなって以降のシステムクロックによるシ
フト動作が禁止され、シリアル出力ＳＤＩは以降“Ｏ”
を保持する。■ When T9 of the system clock 5ysc rises, the shift register la shifts to the 9th bit, so the output is forcibly set to "O" as shown in 8', and the shift control signal SC3 is turned off and the subsequent system Shift operation by clock is prohibited, and serial output SDI is “O” from now on.
hold.
これとともに、シフトレジスタ２ａに８ビツトのパラレ
ルデータＤ８〜０１５がロードされ、シフトレジスタ２
ａより１ビツト目のＤＢが出力される。この時、シフト
レジスタ１ａの出力は９ビツト目の“Ｏ”であるので、
オア回路５からはシフトレジスタ２ａのシリアル出力Ｓ
Ｄ２が出力されることになる。At the same time, 8-bit parallel data D8-015 is loaded into the shift register 2a, and the shift register 2a is loaded with 8-bit parallel data D8-015.
The 1st bit DB is output from a. At this time, the output of shift register 1a is “O” at the 9th bit, so
From the OR circuit 5, the serial output S of the shift register 2a
D2 will be output.
■ 以降システムクロック５ｙｓｃのＴｌ０１Ｔｌｌ・
−・・・の入力によって、シフトレジスタ２ａがシフト
動作し、ロードされたパラレルデータの２ビツト目のＤ
Ｂ、３ビツト目のＤｌｏ・−・・・が順次シリアル出力
される。■ From now on, the system clock 5ysc Tl01Tll・
-..., the shift register 2a performs a shift operation, and the second bit D of the loaded parallel data is shifted.
B, 3rd bit Dlo, . . . are sequentially output serially.
■ システムクロック５ｙｓｃがＴ１６の立上りとなる
と、パラレルロード信号ＰＲＩ及びシフト制御信号ＳＣ
３が再びオンとなり、シフトレジスタ１ａはシステムク
ロックによる動作が可能となる。一方、シフトレジスタ
２ａはシステムクロックＴ１６に同期して８ビツト目の
０１５を出力する。■ When the system clock 5ysc reaches the rising edge of T16, the parallel load signal PRI and shift control signal SC
3 is turned on again, and the shift register 1a can be operated by the system clock. On the other hand, the shift register 2a outputs the 8th bit 015 in synchronization with the system clock T16.
■ システムクロック５ｙｓｃの７１７の立上りとなる
と、シフトレジスタ２ａは９ビツト目にシフトし、従っ
て出力は１６′の如（強制的に１０”となり、且つシフ
ト制御信号ＳＣ４がオフとなって以降のシステムクロッ
クによる動作が禁止され、シリアル出力ＳＤ２は以降″
Ｏ”を保持する。■ At the rising edge of 717 of the system clock 5ysc, the shift register 2a shifts to the 9th bit, so the output is 16' (forced to 10") and the system after the shift control signal SC4 is turned off. Operation by clock is prohibited, and serial output SD2 is
Hold O”.
これとともに、同様にシフトレジスタ１ａに８ビツトの
パラレルデータＤＯ〜Ｄ７がロードされ、１ビツト目の
Ｄｏが出力され、ステップ■以下の動作が繰返される。At the same time, 8-bit parallel data DO to D7 are similarly loaded into the shift register 1a, the first bit Do is output, and the operations from step (2) onwards are repeated.
従って、論理和回路５の出力シリアルデータＳＤは、第
３図の如く１バイト目、２バイト目、・・・−・がシリ
アルに連続したものとなる。Therefore, the output serial data SD of the OR circuit 5 has the first byte, second byte, . . . serially continuous as shown in FIG.
このようにして、シフトレジスタｌａ’−２ａにパラレ
ルロードされるビット数ｎに１ビット付加し、このビッ
トを“Ｏ”セットしておき、（ｎ＋１）ビット分クロッ
クによる動作を交互にさせ、動作終了時の出力を“０”
に保持させる。In this way, 1 bit is added to the number n of bits loaded in parallel to the shift register la'-2a, this bit is set to "O", and the clock operations are alternated for (n+1) bits. Set output at end to “0”
hold it.
従って、シフトレジスタ１ａ、２ａの一方のシフトレジ
スタのクロック動作によるシリアルデータ出力時（シリ
アル変換時）は、他方のシフトレジスタは“０″を出力
しているから、オア回路５によって両シフトレジスタの
シリアル変換データの出力が可能となる。Therefore, when serial data is output by the clock operation of one of the shift registers 1a and 2a (during serial conversion), since the other shift register outputs "0", the OR circuit 5 It becomes possible to output serial conversion data.
ｆｂ）他の実施例の説明
上述の実施例では、ｎ−８のパラレルデータの例で説明
したが、これに限られず、又、２つのシフトレジスタを
例に説明したが３つ以上であってもよく、要するに複数
であればよい。fb) Description of other embodiments In the above embodiments, the explanation was given using an example of n-8 parallel data, but the explanation is not limited to this, and although the explanation was given using two shift registers as an example, it is also possible to use three or more. In short, it suffices if there are more than one.
又、論理和回路をオア回路で説明したが、ＮＯＲ回路等
であってもよい。Furthermore, although the OR circuit has been described as an OR circuit, it may be a NOR circuit or the like.
以上本発明を一実施例により説明したが、本発明は本発
明の主旨に従い種々の変形が可能であり、本発明からこ
れらを排除するものではない。Although the present invention has been described above using one embodiment, the present invention can be modified in various ways according to the gist of the present invention, and these are not excluded from the present invention.
以上説明した様に、本発明によれば、複数のシフトレジ
スタを備えたパラレル・シリアル変換回路において、シ
フトレジスタの最終段にマルチプレクサを要せず、論理
和回路で済むため、回路構成を安価とすることができる
という効果を奏する。As explained above, according to the present invention, in a parallel-to-serial conversion circuit equipped with a plurality of shift registers, a multiplexer is not required at the final stage of the shift registers, and an OR circuit is sufficient, so the circuit configuration can be made inexpensive. It has the effect of being able to
又、最終段の構成が簡単となるので、障害等の生ずる可
能性も小となり、信頼性の高い回路を提供できるという
効果も奏する。Furthermore, since the configuration of the final stage is simplified, the possibility of occurrence of failures is reduced, and a highly reliable circuit can be provided.
第１図は本発明の原理説明図、
第２図は本発明の一実施例構成図、
第３図は本発明の一実施例動作説明図、第４図は従来技
術の構成図、
第５図は従来技術の動作説明図である。
図中、１ａ、２ａ・・−シフトレジスタ、３ａ・・・・
−制御回路、
５− 論理和回路。
ＣＢ）
第１図
一大施停ｊの構葛Ｊ釦
第２図
第４図FIG. 1 is a diagram explaining the principle of the present invention, FIG. 2 is a configuration diagram of an embodiment of the invention, FIG. 3 is a diagram explaining the operation of an embodiment of the invention, FIG. 4 is a diagram of the configuration of the prior art, and FIG. The figure is an explanatory diagram of the operation of the prior art. In the figure, 1a, 2a...-shift register, 3a...
-control circuit, 5-OR circuit. CB) Figure 1: Large stop J button Figure 2 Figure 4
Claims (1)
トレジスタのシフト動作によってシリアルデータに変換
するパラレル・シリアル変換回路において、 各々ｎビットのパラレルデータがロードされ、最終ビッ
ト目のデータが固定された（ｎ＋１）ビットの複数のシ
フトレジスタ（１ａ、２ａ）と、該複数のシフトレジス
タ（１ａ、２ａ）のシフト動作のタイミング切換を行う
制御回路（３ａ）と、 該複数のシフトレジスタ（１ａ、２ａ）の出力の論理和
をとる論理和回路（５）とを含み、該制御回路（３ａ）
は該シフトレジスタ（１ａ、２ａ）をｎビット分シフト
させて、シフト動作後の出力を該最終ビットのデータ状
態にすることを特徴とするパラレル・シリアル変換回路
。[Claims] In a parallel/serial conversion circuit that converts parallel data loaded into a shift register into serial data by a shift operation of the shift register, each n-bit parallel data is loaded, and the last bit of data is a plurality of fixed (n+1)-bit shift registers (1a, 2a); a control circuit (3a) that switches the timing of shift operations of the plurality of shift registers (1a, 2a); 1a, 2a), and the control circuit (3a)
A parallel-to-serial conversion circuit, characterized in that the shift register (1a, 2a) is shifted by n bits, and the output after the shift operation is brought into the data state of the final bit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4055786A JPS62198226A (en) | 1986-02-26 | 1986-02-26 | Parallel/serial conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4055786A JPS62198226A (en) | 1986-02-26 | 1986-02-26 | Parallel/serial conversion circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62198226A true JPS62198226A (en) | 1987-09-01 |
| JPH0373182B2 JPH0373182B2 (en) | 1991-11-21 |
Family
ID=12583749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4055786A Granted JPS62198226A (en) | 1986-02-26 | 1986-02-26 | Parallel/serial conversion circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62198226A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9813188B2 (en) | 2013-07-26 | 2017-11-07 | Fujitsu Limited | Transmitting circuit, communication system, and communication method |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53117947A (en) * | 1977-03-24 | 1978-10-14 | Nippon Telegr & Teleph Corp <Ntt> | Parallel-serial conversion device |
| JPS545638A (en) * | 1977-06-15 | 1979-01-17 | Mitsubishi Electric Corp | Parallel-serial converter |
| JPS5851617A (en) * | 1981-09-22 | 1983-03-26 | Nec Corp | Parallel-serial conversion system |
| JPS60189330A (en) * | 1984-03-08 | 1985-09-26 | Canon Inc | Parallel-series converter |
-
1986
- 1986-02-26 JP JP4055786A patent/JPS62198226A/en active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53117947A (en) * | 1977-03-24 | 1978-10-14 | Nippon Telegr & Teleph Corp <Ntt> | Parallel-serial conversion device |
| JPS545638A (en) * | 1977-06-15 | 1979-01-17 | Mitsubishi Electric Corp | Parallel-serial converter |
| JPS5851617A (en) * | 1981-09-22 | 1983-03-26 | Nec Corp | Parallel-serial conversion system |
| JPS60189330A (en) * | 1984-03-08 | 1985-09-26 | Canon Inc | Parallel-series converter |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9813188B2 (en) | 2013-07-26 | 2017-11-07 | Fujitsu Limited | Transmitting circuit, communication system, and communication method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0373182B2 (en) | 1991-11-21 |
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