JPH0651944A - Data shift circuit - Google Patents
Data shift circuitInfo
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- JPH0651944A JPH0651944A JP4205048A JP20504892A JPH0651944A JP H0651944 A JPH0651944 A JP H0651944A JP 4205048 A JP4205048 A JP 4205048A JP 20504892 A JP20504892 A JP 20504892A JP H0651944 A JPH0651944 A JP H0651944A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】この発明は、ディジタル信号のパ
ラレルデータを所定のビット数シフトさせるデータシフ
ト回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data shift circuit for shifting parallel data of a digital signal by a predetermined number of bits.
【0002】[0002]
【従来の技術】従来のデータシフト回路として、8ビッ
トの入力データを7ビットまでシフト可能な回路を説明
する。図3は従来のデータシフト回路の構成を示すブロ
ック図である。図3において、31は8ビットのセレク
タ、32は入力3ビットで出力8ビットのデコーダ、3
3は8ビットの入力データ、34は制御信号、35はセ
レクタ31の制御信号、36は出力データである。2. Description of the Related Art As a conventional data shift circuit, a circuit capable of shifting 8-bit input data to 7 bits will be described. FIG. 3 is a block diagram showing the configuration of a conventional data shift circuit. In FIG. 3, 31 is an 8-bit selector, 32 is an input 3-bit decoder and an output 8-bit decoder, 3
Reference numeral 3 is 8-bit input data, 34 is a control signal, 35 is a control signal of the selector 31, and 36 is output data.
【0003】図3に示すように、従来のデータシフト回
路は、入力データ33の各ビットに対応させてセレクタ
31をパラレルに並べてあり、各セレクタ31にはデコ
ード32を介して制御信号31を入力するものである。
このように構成された従来のデータシフト回路では、デ
ータをシフトさせる場合、1つのセレクタ31につい
て、8ビットの入力データ33と、デコーダ32により
デコードされた8ビットの制御信号34とを入力させ
る。各セレクタ31は制御信号34に基づいて8ビット
の入力データ33から1ビットのデータをセレクトして
出力させる。これにより、入力データ33は7ビットま
でシフト可能とる。As shown in FIG. 3, in the conventional data shift circuit, selectors 31 are arranged in parallel corresponding to each bit of input data 33, and a control signal 31 is input to each selector 31 via a decode 32. To do.
In the conventional data shift circuit configured as above, when shifting data, 8-bit input data 33 and 8-bit control signal 34 decoded by the decoder 32 are input to one selector 31. Each selector 31 selects 1-bit data from 8-bit input data 33 based on the control signal 34 and outputs it. As a result, the input data 33 can be shifted up to 7 bits.
【0004】このセレクタ31をパラレルに8個並べる
ことにより、8ビットの出力データ36を得る。By arranging eight selectors 31 in parallel, 8-bit output data 36 is obtained.
【0005】[0005]
【発明が解決しようとする課題】しかしながら、このよ
うに構成された従来のデータシフト回路では、1つの出
力データ36につき8ビットのセレクタ31が1つ必要
となるため、トランジスタ数や配線数が増大してしま
い、複雑で大規模な回路となってしまうという問題があ
った。However, in the conventional data shift circuit configured as described above, one 8-bit selector 31 is required for each output data 36, so that the number of transistors and the number of wirings increase. However, there is a problem that it becomes a complicated and large-scale circuit.
【0006】また、例えば、8ビットまでシフト可能と
する場合には、入力データ33が8個に別れてトランジ
スタをドライブするため、入力データ33に対する負荷
容量が大きくなってしまうという問題があった。このよ
うな問題は、入力データ33のビット数やシフトビット
数が多くなればなるほど発生することとなる。Further, for example, when shifting to 8 bits is possible, since the input data 33 is divided into eight to drive the transistors, there is a problem that the load capacity for the input data 33 becomes large. Such a problem will occur as the number of bits and the number of shift bits of the input data 33 increase.
【0007】この発明の目的は、上記問題点に鑑み、入
力データのビット数やシフトビット数が多くなっても、
回路規模が小さく、かつ、入力データに対する負荷容量
の小さなデータシフト回路を提供することである。In view of the above problems, an object of the present invention is to increase the number of input data bits and the number of shift bits,
An object of the present invention is to provide a data shift circuit having a small circuit scale and a small load capacity for input data.
【0008】[0008]
【課題を解決するための手段】この発明のデータシフト
回路は、入力データの各ビットに対応させて並べたセレ
クタを、入力データを所定のビット数シフトさせるよう
に複数段シリアルに接続したものである。In the data shift circuit of the present invention, selectors arranged corresponding to each bit of input data are serially connected in a plurality of stages so as to shift the input data by a predetermined number of bits. is there.
【0009】[0009]
【作用】この発明の構成によれば、入力データの各ビッ
トに対応させて並べたセレクタを、入力データを所定の
ビット数シフトさせるように複数段シリアルに接続した
ことにより、各セレクタのビット数を従来よりも小さく
することができ、また、入力データのシフトビット数が
増えても、シリアルに接続するセレクタの段数を増やす
だけで対応できる。According to the structure of the present invention, the selectors arranged corresponding to each bit of the input data are serially connected in a plurality of stages so as to shift the input data by a predetermined number of bits. Can be made smaller than before, and even if the number of shift bits of input data increases, it can be dealt with by simply increasing the number of stages of selectors connected in series.
【0010】[0010]
【実施例】実施例としてパラレルの8ビットの入力デー
タを、バレルに7ビットまでシフト可能なデータシフト
回路について図1および図2を参照しながら説明する。
図1はこの発明の一実施例のデータシフト回路の構成を
示すブロック図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS As an embodiment, a data shift circuit capable of shifting parallel 8-bit input data up to 7 bits in a barrel will be described with reference to FIGS.
FIG. 1 is a block diagram showing the configuration of a data shift circuit according to an embodiment of the present invention.
【0011】図1において、7は2ビットのセレクタ、
8は8ビットの入力データ、9は1ビットシフトさせる
ための制御信号、10は2ビットシフトさせるための制
御信号、11は4ビットシフトさせるための制御信号、
12は出力データである。図1に示すように、データシ
フト回路は、入力データ8の各ビットに対応させてセレ
クタ7a,7b,7cをそれぞれ並べてあり、セレクタ
7a,7b,7cは、入力データ8を所定のビット数シ
フトさせるようにシリアルに接続したものである。In FIG. 1, 7 is a 2-bit selector,
8 is 8-bit input data, 9 is a control signal for shifting 1 bit, 10 is a control signal for shifting 2 bits, 11 is a control signal for shifting 4 bits,
12 is output data. As shown in FIG. 1, the data shift circuit has selectors 7a, 7b and 7c arranged corresponding to each bit of the input data 8, and the selectors 7a, 7b and 7c shift the input data 8 by a predetermined number of bits. They are serially connected so that
【0012】1段目のセレクタ7aは、制御信号9に基
づいて、入力データ8を1ビットシフトさせたデータを
出力するものである。2段目のセレクタ7bは、制御信
号10に基づいて、1段目のセレクタ7aから出力され
たデータを2ビットシフトさせたデータを出力するもの
である。3段目のセレクタ7cは、制御信号11に基づ
いて、2段目のセレクタ7bから出力されたデータを4
ビットシフトさせたデータを出力するものである。The selector 7a in the first stage outputs data obtained by shifting the input data 8 by 1 bit based on the control signal 9. The second-stage selector 7b outputs data obtained by shifting the data output from the first-stage selector 7a by 2 bits based on the control signal 10. Based on the control signal 11, the selector 7c in the third stage outputs the data output from the selector 7b in the second stage to 4
It outputs the bit-shifted data.
【0013】また、図2は2ビットのセレクタ7a,7
b,7cの構成を示す回路図である。図2に示すよう
に、セレクタ7a,7b,7cは、論理積回路17,1
8および論理和回路19から構成してあり、制御信号1
5に基づいて入力データ13,14のうち一方をセレク
トして出力データ16として出力するものである。Further, FIG. 2 shows a 2-bit selector 7a, 7a.
It is a circuit diagram which shows the structure of b and 7c. As shown in FIG. 2, the selectors 7a, 7b, 7c are provided with the AND circuits 17, 1
8 and an OR circuit 19, and a control signal 1
One of the input data 13 and 14 is selected based on No. 5 and output as output data 16.
【0014】このように構成したデータシフト回路の動
作を説明する。8ビットの入力データ8をパラレルにセ
レクタ7aに入力する。入力データ8のシフトビット数
は、制御信号9,10,11の組み合わせで設定する。
例えば、3ビットシフトさせる場合には、制御信号9,
10をセレクト状態(“1”にする。)とする。また、
4ビットシフトさせる場合には、制御信号11をセレク
ト状態とする。さらに、7ビットシフトさせる場合に
は、制御信号9,10,11をセレクト状態とする。The operation of the data shift circuit thus configured will be described. The 8-bit input data 8 is input in parallel to the selector 7a. The number of shift bits of the input data 8 is set by the combination of the control signals 9, 10, 11.
For example, when shifting by 3 bits, the control signal 9,
10 is set to the selected state (set to "1"). Also,
When shifting by 4 bits, the control signal 11 is set to the selected state. Further, when shifting by 7 bits, the control signals 9, 10 and 11 are set to the selected state.
【0015】このようにシフトビット数に応じて制御信
号9,10,11をセレクト状態とすることで、入力デ
ータ8は7ビットまでシフト可能となる。このように実
施例によれば、入力データ8の各ビットに対応させて並
べたセレクタ7a,7b,7cを、入力データ8を所定
のビット数シフトさせるように複数段シリアルに接続し
たことにより、各セレクタ7a,7b,7cのビット数
を従来よりも小さくすることができ、また、入力データ
8のシフトビット数が増えても、シリアルに接続するセ
レクタの段数を増やすだけで対応できる。By thus setting the control signals 9, 10, 11 in the selected state according to the number of shift bits, the input data 8 can be shifted up to 7 bits. As described above, according to the embodiment, the selectors 7a, 7b, and 7c arranged corresponding to each bit of the input data 8 are serially connected in a plurality of stages so as to shift the input data 8 by a predetermined number of bits. The number of bits of each selector 7a, 7b, 7c can be made smaller than before, and even if the number of shift bits of the input data 8 is increased, it can be dealt with only by increasing the number of stages of selectors connected in series.
【0016】セレクタとして従来よりビット数の小さい
2ビットのセレクタ7a,7b,7cを用いることで入
力データ8に対する負荷容量を従来よりも低減できる。
入力データ8に対する負荷容量は1段目のセレクタ7a
による容量のみとなる。また、入力データ8のシフトビ
ット数が多くなっても、2ビットのセレクタ7a,7
b,7cをシリアルに接続した段数を増やすことで対応
できるため、従来よりもトランジスタ数や配線数を削減
でき、回路規模を小さくすることができる。By using 2-bit selectors 7a, 7b, 7c having a smaller number of bits as the selector, the load capacity for the input data 8 can be reduced more than ever.
The load capacity for the input data 8 is the selector 7a of the first stage.
It will be the capacity only. Even if the number of shift bits of the input data 8 increases, the 2-bit selectors 7a, 7
Since this can be dealt with by increasing the number of stages in which b and 7c are serially connected, the number of transistors and the number of wirings can be reduced and the circuit scale can be reduced as compared with the conventional case.
【0017】また、データをシフトするための制御信号
9,10,11はデコードすることなく、各段のセレク
タ7a,7b,7cに直接入力することで、制御信号
9,10,11の組合せにより入力データ8のシフトビ
ット数を設定することができ、従来のようなデコーダが
不要となる。なお、実施例では、8ビットの入力データ
8を7ビットまでシフト可能なデータシフト回路を説明
したが、これに限らず、入力データ8のビット数および
シフトビット数は、各段のセレクタ数および段数を変更
することで任意となる。Further, the control signals 9, 10 and 11 for shifting the data are directly input to the selectors 7a, 7b and 7c of the respective stages without being decoded, so that the control signals 9, 10 and 11 can be combined. The number of shift bits of the input data 8 can be set, and the conventional decoder becomes unnecessary. In the embodiment, the data shift circuit capable of shifting the 8-bit input data 8 to 7 bits has been described, but the present invention is not limited to this. It is optional by changing the number of steps.
【0018】[0018]
【発明の効果】この発明のデータシフト回路によれば、
入力データの各ビットに対応させて並べたセレクタを、
入力データを所定のビット数シフトさせるように複数段
シリアルに接続したことにより、各セレクタのビット数
を従来よりも小さくすることができ、また、入力データ
のシフトビット数が増えても、シリアルに接続するセレ
クタの段数を増やすだけで対応できる。According to the data shift circuit of the present invention,
Selectors arranged corresponding to each bit of input data,
By connecting the input data in multiple stages serially so as to shift it by a predetermined number of bits, the number of bits of each selector can be made smaller than before, and even if the number of shift bits of the input data increases, it will be serialized. It can be handled simply by increasing the number of stages of the selector to be connected.
【0019】各セレクタのビット数を小さくすることが
できるため、入力データに対する負荷容量を従来よりも
低減できる。また、入力データのビット数およびシフト
ビット数が多くなっても、ビット数の小さなセレクタを
複数段シリアルに接続することで対応できるため、従来
よりもトランジスタ数および配線数を削減でき、回路規
模を小さくすることができる。Since the number of bits of each selector can be reduced, the load capacity for input data can be reduced as compared with the conventional case. Also, even if the number of input data bits and the number of shift bits increase, it can be handled by connecting multiple selectors with a small number of bits serially, so the number of transistors and wiring can be reduced compared to the past and the circuit scale Can be made smaller.
【図1】この発明の一実施例のデータシフト回路の構成
を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a data shift circuit according to an embodiment of the present invention.
【図2】2ビットのセレクタ7a,7b,7cの構成を
示す回路図である。FIG. 2 is a circuit diagram showing a configuration of 2-bit selectors 7a, 7b, 7c.
【図3】従来のデータシフト回路の構成を示すブロック
図である。FIG. 3 is a block diagram showing a configuration of a conventional data shift circuit.
7a セレクタ 7b セレクタ 7c セレクタ 8 入力データ 7a Selector 7b Selector 7c Selector 8 Input data
Claims (1)
たセレクタを、前記入力データを所定のビット数シフト
させるように複数段シリアルに接続したデータシフト回
路。1. A data shift circuit in which selectors arranged corresponding to respective bits of input data are serially connected in a plurality of stages so as to shift the input data by a predetermined number of bits.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4205048A JPH0651944A (en) | 1992-07-31 | 1992-07-31 | Data shift circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4205048A JPH0651944A (en) | 1992-07-31 | 1992-07-31 | Data shift circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0651944A true JPH0651944A (en) | 1994-02-25 |
Family
ID=16500590
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4205048A Pending JPH0651944A (en) | 1992-07-31 | 1992-07-31 | Data shift circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0651944A (en) |
-
1992
- 1992-07-31 JP JP4205048A patent/JPH0651944A/en active Pending
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