JPH0651944A - Data shift circuit - Google Patents

Abstract

PURPOSE:To provide the data shift circuit which reduces circuit scale and reduces load capacity to input data even when the number of bits and the number of shift bits in the input data are increased. CONSTITUTION:Concerning this data shift circuit, selectors 7a, 7b and 7c are arranged corresponding to the respective bits of input data 8, and the selectors 7a, 7b and 7c in respective steps are serially connected so as to shift the input data 8 for the prescribed number of bits.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は、ディジタル信号のパ
ラレルデータを所定のビット数シフトさせるデータシフ
ト回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data shift circuit for shifting parallel data of a digital signal by a predetermined number of bits.

【０００２】[0002]

【従来の技術】従来のデータシフト回路として、８ビッ
トの入力データを７ビットまでシフト可能な回路を説明
する。図３は従来のデータシフト回路の構成を示すブロ
ック図である。図３において、３１は８ビットのセレク
タ、３２は入力３ビットで出力８ビットのデコーダ、３
３は８ビットの入力データ、３４は制御信号、３５はセ
レクタ３１の制御信号、３６は出力データである。2. Description of the Related Art As a conventional data shift circuit, a circuit capable of shifting 8-bit input data to 7 bits will be described. FIG. 3 is a block diagram showing the configuration of a conventional data shift circuit. In FIG. 3, 31 is an 8-bit selector, 32 is an input 3-bit decoder and an output 8-bit decoder, 3
Reference numeral 3 is 8-bit input data, 34 is a control signal, 35 is a control signal of the selector 31, and 36 is output data.

【０００３】図３に示すように、従来のデータシフト回
路は、入力データ３３の各ビットに対応させてセレクタ
３１をパラレルに並べてあり、各セレクタ３１にはデコ
ード３２を介して制御信号３１を入力するものである。
このように構成された従来のデータシフト回路では、デ
ータをシフトさせる場合、１つのセレクタ３１につい
て、８ビットの入力データ３３と、デコーダ３２により
デコードされた８ビットの制御信号３４とを入力させ
る。各セレクタ３１は制御信号３４に基づいて８ビット
の入力データ３３から１ビットのデータをセレクトして
出力させる。これにより、入力データ３３は７ビットま
でシフト可能とる。As shown in FIG. 3, in the conventional data shift circuit, selectors 31 are arranged in parallel corresponding to each bit of input data 33, and a control signal 31 is input to each selector 31 via a decode 32. To do.
In the conventional data shift circuit configured as above, when shifting data, 8-bit input data 33 and 8-bit control signal 34 decoded by the decoder 32 are input to one selector 31. Each selector 31 selects 1-bit data from 8-bit input data 33 based on the control signal 34 and outputs it. As a result, the input data 33 can be shifted up to 7 bits.

【０００４】このセレクタ３１をパラレルに８個並べる
ことにより、８ビットの出力データ３６を得る。By arranging eight selectors 31 in parallel, 8-bit output data 36 is obtained.

【０００５】[0005]

【発明が解決しようとする課題】しかしながら、このよ
うに構成された従来のデータシフト回路では、１つの出
力データ３６につき８ビットのセレクタ３１が１つ必要
となるため、トランジスタ数や配線数が増大してしま
い、複雑で大規模な回路となってしまうという問題があ
った。However, in the conventional data shift circuit configured as described above, one 8-bit selector 31 is required for each output data 36, so that the number of transistors and the number of wirings increase. However, there is a problem that it becomes a complicated and large-scale circuit.

【０００６】また、例えば、８ビットまでシフト可能と
する場合には、入力データ３３が８個に別れてトランジ
スタをドライブするため、入力データ３３に対する負荷
容量が大きくなってしまうという問題があった。このよ
うな問題は、入力データ３３のビット数やシフトビット
数が多くなればなるほど発生することとなる。Further, for example, when shifting to 8 bits is possible, since the input data 33 is divided into eight to drive the transistors, there is a problem that the load capacity for the input data 33 becomes large. Such a problem will occur as the number of bits and the number of shift bits of the input data 33 increase.

【０００７】この発明の目的は、上記問題点に鑑み、入
力データのビット数やシフトビット数が多くなっても、
回路規模が小さく、かつ、入力データに対する負荷容量
の小さなデータシフト回路を提供することである。In view of the above problems, an object of the present invention is to increase the number of input data bits and the number of shift bits,
An object of the present invention is to provide a data shift circuit having a small circuit scale and a small load capacity for input data.

【０００８】[0008]

【課題を解決するための手段】この発明のデータシフト
回路は、入力データの各ビットに対応させて並べたセレ
クタを、入力データを所定のビット数シフトさせるよう
に複数段シリアルに接続したものである。In the data shift circuit of the present invention, selectors arranged corresponding to each bit of input data are serially connected in a plurality of stages so as to shift the input data by a predetermined number of bits. is there.

【０００９】[0009]

【作用】この発明の構成によれば、入力データの各ビッ
トに対応させて並べたセレクタを、入力データを所定の
ビット数シフトさせるように複数段シリアルに接続した
ことにより、各セレクタのビット数を従来よりも小さく
することができ、また、入力データのシフトビット数が
増えても、シリアルに接続するセレクタの段数を増やす
だけで対応できる。According to the structure of the present invention, the selectors arranged corresponding to each bit of the input data are serially connected in a plurality of stages so as to shift the input data by a predetermined number of bits. Can be made smaller than before, and even if the number of shift bits of input data increases, it can be dealt with by simply increasing the number of stages of selectors connected in series.

【００１０】[0010]

【実施例】実施例としてパラレルの８ビットの入力デー
タを、バレルに７ビットまでシフト可能なデータシフト
回路について図１および図２を参照しながら説明する。
図１はこの発明の一実施例のデータシフト回路の構成を
示すブロック図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS As an embodiment, a data shift circuit capable of shifting parallel 8-bit input data up to 7 bits in a barrel will be described with reference to FIGS.
FIG. 1 is a block diagram showing the configuration of a data shift circuit according to an embodiment of the present invention.

【００１１】図１において、７は２ビットのセレクタ、
８は８ビットの入力データ、９は１ビットシフトさせる
ための制御信号、１０は２ビットシフトさせるための制
御信号、１１は４ビットシフトさせるための制御信号、
１２は出力データである。図１に示すように、データシ
フト回路は、入力データ８の各ビットに対応させてセレ
クタ７ａ，７ｂ，７ｃをそれぞれ並べてあり、セレクタ
７ａ，７ｂ，７ｃは、入力データ８を所定のビット数シ
フトさせるようにシリアルに接続したものである。In FIG. 1, 7 is a 2-bit selector,
8 is 8-bit input data, 9 is a control signal for shifting 1 bit, 10 is a control signal for shifting 2 bits, 11 is a control signal for shifting 4 bits,
12 is output data. As shown in FIG. 1, the data shift circuit has selectors 7a, 7b and 7c arranged corresponding to each bit of the input data 8, and the selectors 7a, 7b and 7c shift the input data 8 by a predetermined number of bits. They are serially connected so that

【００１２】１段目のセレクタ７ａは、制御信号９に基
づいて、入力データ８を１ビットシフトさせたデータを
出力するものである。２段目のセレクタ７ｂは、制御信
号１０に基づいて、１段目のセレクタ７ａから出力され
たデータを２ビットシフトさせたデータを出力するもの
である。３段目のセレクタ７ｃは、制御信号１１に基づ
いて、２段目のセレクタ７ｂから出力されたデータを４
ビットシフトさせたデータを出力するものである。The selector 7a in the first stage outputs data obtained by shifting the input data 8 by 1 bit based on the control signal 9. The second-stage selector 7b outputs data obtained by shifting the data output from the first-stage selector 7a by 2 bits based on the control signal 10. Based on the control signal 11, the selector 7c in the third stage outputs the data output from the selector 7b in the second stage to 4
It outputs the bit-shifted data.

【００１３】また、図２は２ビットのセレクタ７ａ，７
ｂ，７ｃの構成を示す回路図である。図２に示すよう
に、セレクタ７ａ，７ｂ，７ｃは、論理積回路１７，１
８および論理和回路１９から構成してあり、制御信号１
５に基づいて入力データ１３，１４のうち一方をセレク
トして出力データ１６として出力するものである。Further, FIG. 2 shows a 2-bit selector 7a, 7a.
It is a circuit diagram which shows the structure of b and 7c. As shown in FIG. 2, the selectors 7a, 7b, 7c are provided with the AND circuits 17, 1
8 and an OR circuit 19, and a control signal 1
One of the input data 13 and 14 is selected based on No. 5 and output as output data 16.

【００１４】このように構成したデータシフト回路の動
作を説明する。８ビットの入力データ８をパラレルにセ
レクタ７ａに入力する。入力データ８のシフトビット数
は、制御信号９，１０，１１の組み合わせで設定する。
例えば、３ビットシフトさせる場合には、制御信号９，
１０をセレクト状態（“１”にする。）とする。また、
４ビットシフトさせる場合には、制御信号１１をセレク
ト状態とする。さらに、７ビットシフトさせる場合に
は、制御信号９，１０，１１をセレクト状態とする。The operation of the data shift circuit thus configured will be described. The 8-bit input data 8 is input in parallel to the selector 7a. The number of shift bits of the input data 8 is set by the combination of the control signals 9, 10, 11.
For example, when shifting by 3 bits, the control signal 9,
10 is set to the selected state (set to "1"). Also,
When shifting by 4 bits, the control signal 11 is set to the selected state. Further, when shifting by 7 bits, the control signals 9, 10 and 11 are set to the selected state.

【００１５】このようにシフトビット数に応じて制御信
号９，１０，１１をセレクト状態とすることで、入力デ
ータ８は７ビットまでシフト可能となる。このように実
施例によれば、入力データ８の各ビットに対応させて並
べたセレクタ７ａ，７ｂ，７ｃを、入力データ８を所定
のビット数シフトさせるように複数段シリアルに接続し
たことにより、各セレクタ７ａ，７ｂ，７ｃのビット数
を従来よりも小さくすることができ、また、入力データ
８のシフトビット数が増えても、シリアルに接続するセ
レクタの段数を増やすだけで対応できる。By thus setting the control signals 9, 10, 11 in the selected state according to the number of shift bits, the input data 8 can be shifted up to 7 bits. As described above, according to the embodiment, the selectors 7a, 7b, and 7c arranged corresponding to each bit of the input data 8 are serially connected in a plurality of stages so as to shift the input data 8 by a predetermined number of bits. The number of bits of each selector 7a, 7b, 7c can be made smaller than before, and even if the number of shift bits of the input data 8 is increased, it can be dealt with only by increasing the number of stages of selectors connected in series.

【００１６】セレクタとして従来よりビット数の小さい
２ビットのセレクタ７ａ，７ｂ，７ｃを用いることで入
力データ８に対する負荷容量を従来よりも低減できる。
入力データ８に対する負荷容量は１段目のセレクタ７ａ
による容量のみとなる。また、入力データ８のシフトビ
ット数が多くなっても、２ビットのセレクタ７ａ，７
ｂ，７ｃをシリアルに接続した段数を増やすことで対応
できるため、従来よりもトランジスタ数や配線数を削減
でき、回路規模を小さくすることができる。By using 2-bit selectors 7a, 7b, 7c having a smaller number of bits as the selector, the load capacity for the input data 8 can be reduced more than ever.
The load capacity for the input data 8 is the selector 7a of the first stage.
It will be the capacity only. Even if the number of shift bits of the input data 8 increases, the 2-bit selectors 7a, 7
Since this can be dealt with by increasing the number of stages in which b and 7c are serially connected, the number of transistors and the number of wirings can be reduced and the circuit scale can be reduced as compared with the conventional case.

【００１７】また、データをシフトするための制御信号
９，１０，１１はデコードすることなく、各段のセレク
タ７ａ，７ｂ，７ｃに直接入力することで、制御信号
９，１０，１１の組合せにより入力データ８のシフトビ
ット数を設定することができ、従来のようなデコーダが
不要となる。なお、実施例では、８ビットの入力データ
８を７ビットまでシフト可能なデータシフト回路を説明
したが、これに限らず、入力データ８のビット数および
シフトビット数は、各段のセレクタ数および段数を変更
することで任意となる。Further, the control signals 9, 10 and 11 for shifting the data are directly input to the selectors 7a, 7b and 7c of the respective stages without being decoded, so that the control signals 9, 10 and 11 can be combined. The number of shift bits of the input data 8 can be set, and the conventional decoder becomes unnecessary. In the embodiment, the data shift circuit capable of shifting the 8-bit input data 8 to 7 bits has been described, but the present invention is not limited to this. It is optional by changing the number of steps.

【００１８】[0018]

【発明の効果】この発明のデータシフト回路によれば、
入力データの各ビットに対応させて並べたセレクタを、
入力データを所定のビット数シフトさせるように複数段
シリアルに接続したことにより、各セレクタのビット数
を従来よりも小さくすることができ、また、入力データ
のシフトビット数が増えても、シリアルに接続するセレ
クタの段数を増やすだけで対応できる。According to the data shift circuit of the present invention,
Selectors arranged corresponding to each bit of input data,
By connecting the input data in multiple stages serially so as to shift it by a predetermined number of bits, the number of bits of each selector can be made smaller than before, and even if the number of shift bits of the input data increases, it will be serialized. It can be handled simply by increasing the number of stages of the selector to be connected.

【００１９】各セレクタのビット数を小さくすることが
できるため、入力データに対する負荷容量を従来よりも
低減できる。また、入力データのビット数およびシフト
ビット数が多くなっても、ビット数の小さなセレクタを
複数段シリアルに接続することで対応できるため、従来
よりもトランジスタ数および配線数を削減でき、回路規
模を小さくすることができる。Since the number of bits of each selector can be reduced, the load capacity for input data can be reduced as compared with the conventional case. Also, even if the number of input data bits and the number of shift bits increase, it can be handled by connecting multiple selectors with a small number of bits serially, so the number of transistors and wiring can be reduced compared to the past and the circuit scale Can be made smaller.

【図面の簡単な説明】[Brief description of drawings]

【図１】この発明の一実施例のデータシフト回路の構成
を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a data shift circuit according to an embodiment of the present invention.

【図２】２ビットのセレクタ７ａ，７ｂ，７ｃの構成を
示す回路図である。FIG. 2 is a circuit diagram showing a configuration of 2-bit selectors 7a, 7b, 7c.

【図３】従来のデータシフト回路の構成を示すブロック
図である。FIG. 3 is a block diagram showing a configuration of a conventional data shift circuit.

【符号の説明】[Explanation of symbols]

7a セレクタ 7b セレクタ 7c セレクタ ８ 入力データ 7a Selector 7b Selector 7c Selector 8 Input data

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 入力データの各ビットに対応させて並べ
たセレクタを、前記入力データを所定のビット数シフト
させるように複数段シリアルに接続したデータシフト回
路。1. A data shift circuit in which selectors arranged corresponding to respective bits of input data are serially connected in a plurality of stages so as to shift the input data by a predetermined number of bits.