JPS62197842A - キヤツシユメモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、Ｗ子計算機のキャッシュメモリ制御方式、
特に高速のバッファメモリであるキャッシュメモリをソ
フトウェアでも制御可能にするととにより、キャッシュ
メモリのヒツト率を向上嘔せるようにしたキャッシュメ
モリ制御方式に関するものである。

〔従来の技術〕

第３図はキャッシュメモリを使用した従来の電子計算機
の構成図である。図において、（ハはデー°りを記憶す
る主記憶装置、（２１はプログラムを実行する制御を行
う演算制御装置、　（，７１、ｉダ）は主記憶装置（ハ
と演算制御装置（コ）の間に在るキャッシュメモリ（図
示しない）のそれぞれアドレステーブル、（ｊｌは演算
制御装ｗｔ（２１と主記憶装置ｆハおよびキャッシュア
ドレステーブル（３）との間に在り、演算制御装置（コ
）からデータを読み出すアドレスが入力されるアドレス
レジスタ、（ｂ）は主記憶装置（ハおよびキャッシュデ
ータテーブル（ダ）と演算制御装置（コ）との間に在り
、主記憶装置（ハ又はキャッシュデータテーブル＋ｔＩ
ｌから読み込まれたデータが保持されろデータレジスタ
である。

従来の計算磯は上述したように組成されており。

プログラムが実行される場合にはハードウェアが各命令
を解読してそれを演算制御装置（２）に送る、この演算
制御装置１＋７１に主記憶装置（ハからデータを読み込
む場合、演算制御袋ｆＥｔ（２１がアドレスレジスタ（
５）に必要なデータのアドレスを送る、このアドレスは
アドレスレジスタ（５１から更にキャッシュアドレステ
ーブル（３）に送られる。このキャッシュアドレステー
ブル（３１にデータがあれは、対応したキャッシュデー
タテーブル（４（＋内からデータがデータレジスタ（Ａ
ＩＫ読み出され、演算制御装置Ｃλ）に供給される。こ
の場合、データが主記憶装置（ハから読み出されないた
め、データの高速耽み出し動作が可能である。

これに対して、キャッシュアドレステーブル（，７１に
データがなければ、アドレスレジスタ（５１の内容は主
記憶装置（ハに送られ、主記憶装置（ハよりそのアドレ
スに対応したデータが読み出される。この読み出された
データはデータレジスタ（＆ｍ　Ｋ送られる。同時にデ
ータは又、近ぢかこのデータが使われるであろうという
仮定のもとく、先はどのアドレスと共にキャッシュデー
タテーブル（ダ１およびキャッシュアドレステーブル（
３１の中に対応して記憶される。この際、むろんキャッ
シュアドレステーブル（３）、キャッシュチータテ−プ
ル（ｓ＋は空いているわけではないので今までのデータ
のうちの７個が定まったルールで選ばれてキャッシュア
ドレステーブル（Ｊｌ、キャッシュデータテーブル（ｌ
Ｉ＋からはずされ、主記憶装ｆ（ハに書き込まれる。こ
のようにして、キャッシュアドレステーブル（３）キャ
ッシュデータテーブル（４１１には最近使用されたデー
タが存在する様忙制御されろ。

プログラムを実行すると、データを読み出すのに上記ど
ちらかの場合が発生する。データがキャッシュデータテ
ーブル（ｔｌｌに保持されている場合にはデータを高速
に読み出すことができる。データを読み出す回数に対す
るデータがキャッシュデータテーブル（ダ１内に含まれ
る回数をヒツト率と呼び、ヒツト率が高い方がソフトウ
ェアは高速に実行できる。

なお、以上の制御はすべてハードタエアで行われ、デー
タを読み出す速度が違う以外、ソフトウェアには違いが
見えない。

また、主記憶装置（ハからキャッシュデータテーブル（
弼への読み出しｉ（これはブロックと呼ばれる）＃ｉ通
常６ＩＩバイト等プログラムが７回の命令で要求する値
よりはるかに大きくとれる。これはプログラムが一般に
７つのデータを使った後、そのデータやそのまわりのデ
ータをよく使うため先に読み込んでおいてヒラ）ＩＫを
向上させるためである７ 〔発明が解決しようとする問題点〕 従来のキャッシュメモリ制御方式では、キャッシュメモ
リの存在はソフトウェアには見えないので１例えは周辺
装監へのデータ出力時、データがユーザのバッファから
オペレーティングシステム内のバッファへ転送されると
きのデ・−夕等の決して再使用されないとわかっている
データでも必ずキャッシュメモリに曹き込むため、キャ
ッシュメモリ領域を実質的にせばめてヒツト率を低下さ
せ、特に入出力データ等ではそのブロックが大きいため
キャッシュメモリの実質的な性能低下が大さくなるとい
う問題点があった。

この発明は上記のような問題点を解決するためになされ
たもので、キャッシュメモリに書ｌｉｔデータをソフト
ウェアで“市１１＠することによってより高いヒツト率
をキャッシュメモリが有するようにしたキャッシュメモ
リ制御方式を提供することを目的とする、 〔問題点を解決するための手段〕 この発明にかかるキャッシュメモリ制御方式は。

キャッシュメモリをバイパスさせる回路を有し、命令を
解読するマイクロプログラムでこのバイパスを有効／無
効化する制御信号を出力するようにしたものである。

〔作　用〕

この発明においては、ソフトウェアでデータを転送する
場合、そのデータが再使用される可能性が少ないことを
ソフトウェアが知っている場合にはキャッシュメモリを
バイパスさせる。これは周辺機器の出力時にアプリケー
ションプログラムからオペレーティングシステムの中の
出力用のデ−夕領域にデータが転送される場合等で、こ
の場合オペレーティングシステムはそのデータがこのあ
と出力されるのみで他のソフトウェアには使われないこ
とを知っているので、キャッシュメモリをバイパスさせ
るのである。

このよう圧すると、キャッシュメモリの現在の内容が変
更されず圧すみ、（ハキャッシュメモリをバイパスする
のでその命令も高速である。（コ）キャッシュメモリに
使わないデータをもってくることで再使用する可能性の
高いデータを主記憶装置に出力してしまった後に読み出
すというヒツト率をおとす動作を避けることができる。

〔実施例〕

以下、第７図および第２図について説明する。

第１図はこの発明の一実施例を使用した電子計算機の構
成図であり、そして第一図はこの発明のキャッシュメモ
リ゛制御方式のフローチャート図である、図において％
（ハ〜（６１は従来と同一のものであり、　（１０）は
演算ｉｆｆ制御装置（コ１へ接続されてこの演算制御装
置（謁を通ったソフトウェアでＯＮ１０　Ｆ　Ｆ制御さ
れる／ビットのキャッシュ１ｆｆｌｌ　６Ｌｌレジスタ
。

（／／）はこのキャッシュ市１１ｍレジスタ（１０）お
よびアドレスレジスタ（ｊ−１とキャッシュアドレステ
ーブル（ｊｌとの間に在るキャッシュアドレス書き込み
制御回路、（／コ）は主記憶装置（ハおよびキャッシュ
制御レジスタ（１０）とキャッシュデータテーブル（り
）との間に在るキャッシュデータ曹き込み制御回路であ
る。これらキャッシュアドレス書き込み制御回路（ｌｌ
）およびキャッシュデータ誉き込み制御回路（／２）は
両方共、キャッシュ制御レジスタ（／（７）がＯＮであ
れば書き込みを許し、　ＯＦＦであれば書き込みを糸上
する。

通常、プログラムが実行される時はキャッシュ制御レジ
スタ（１０）がＯＮになっている。このとき電子計算機
は従来とまったく同じ動作をしている。大容量のデータ
をソフトウェアで出力する場合、データはアプリケーシ
ョンプログラムの領域カラオペレーティングシステムの
領域忙転送される。このデータ転送を行うための命令の
前後釦キャッシュ制御レジスタ（１０）をまずＯＦＦ　
ｌ、てその後ＯＮさせる命令を記述しておく。

まず、キャッシュ制御レジスタ（１０）は、演算制御装
置Ｃコ１が［キャッシュ制御レジスタＯＦＦ　Ｊ命令を
実行することにより％ＯＦＦされる。次に、データ転送
命令が実行される時には、必要なアドレスが演算制御装
置（コ）によって計算され、アドレスレジスタ（ｊｌに
送られる。そのアドレスがキャッシュアドレステーブル
（，７１内にあるかどうかの判別が第２図のステップ（
Ｓｌ）において行われ、もしあれはステップ（８コ）に
おいて対応したデータがキャッシュデータテーブル［ｌ
ＩＩより読み出され、ステップ（Ｓ３）においてデータ
レジスタ（４１Ｋ沓き込まれる。

もし、アドレスがキャッシュアドレステーブル（３１内
にないとステップ（Ｓｌ）で判別されたならば、このア
ドレスは上記憶装ｆＷｔ（ハに送られ、ステップ（Ｓｔ
Ｉ）において主記憶装置（ハ内のデータが読み出され、
このデータはデータレジスタ（６）に送られる（ステッ
プ８３）。しかしながら、キャッシュ制御レジスタ（１
０）がＯＦＦである〔ステップ（Ｂｇ）］ので、キャッ
シュアドレステーブル（３）およびキャッシュデータテ
ーブル（４１１へのアドレスおよびデータの書き込みは
糸上される。

次に、演ｎ制御装置（２１が［キャッシュｔｌｒ制御し
ジスタＯＮＪ命令を実行すれば、キャッシュ１ｕ制御レ
ジスタ（１０）ＦｉＯＮとなり従来と同じ動作に戻る。

ステップ（Ｓ６）において例えば最も旧いデータを上記
憶装′＃（ハに曹き込み、ステップ（Ｓ７）においてア
ドレスとデータをキャッシュメモリに曹さ込む、このの
ち、先にキャッシュアドレステーブル（３）にあったア
ドレスのデータがプログラムで要求された時は、従来方
式では上記１．ホ装［（ハからまた読み込−まなければ
ならないが、この発明のキャッシュメモリ＋ｉｌＪ御方
式ではキャッシュアドレステーブル（３）に残っている
のでそこから読み出す。

なお、上記実施例では、入出力時にオペレーティングシ
ステムでキャッシュメモリをバイパスするデータ転送砧
令を使ってキャッシュメモリ内に無駄なデータが書き込
まれないようにする方式を示したが、これはオペレーテ
ィングシステム内のデータ転送に使ってもよいし、また
アプリケーションプログラム内のデータ転送に１φつで
も、そのデータの再使用が少ないとあらかじめわかって
いる場合には同様の効果がある。

また、データの読み出しを説明したが、＠き込みの時に
も！ｉき込みデータを必ずキャッシュメモリに入れる方
式のキャッシュメモリに対しては使わないデータを直に
主記憶装置に書き込み、キャッシュメモリのもとのデー
タを主記憶装置に書き込ませないという意味で有効であ
る。

〔発明の効果〕

以上に説明したように、この発明のキャッシュメモリ制
御方式は、キャッシュメモリの使用／不使用をソフトウ
ェアで制御できろようにしたため、同一の構造のキャッ
シュメモリであってもソフトウェアで詰機できなかった
従来の方式より高いヒツト率が得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を使用した電子計算機の構
成図、第２図はこの発明のキャッシュメモＩＪ　Ｉ１１
御方式のフローチャート図、第３図はキャッシュメモリ
を使用した従来の電子計算機の構成図である、 図において。 （ハ・・主記憶装置、（コ１・Ｑ演算制御装置、（３）
・−キャッシュアドレステーブル、神）・・キャッシュ
データテーブル、（！）・・アドレスレジスタ、（６）
・・データレジスタ、（１θ）・・キャッシュ制榔レジ
スタ、（／／）−・キャッシュアドレス書キ込み制御回
路、（／Ｊ）＠・キャッシュデータ書き込み制御回路で
ある。 なお１図中、同一符号は同一、又は相当部分を示す。 代理人　　　曾　我　　道　照：・ 帛１図 ルリｆｉｌ’侶］易 氾２図

Claims (2)

【特許請求の範囲】
1. （１）主記憶装置と演算制御装置の間に在るキャッシュ
   メモリを使用するか否かを制御する制御手段を備え、こ
   の制御手段を有効／無効化する制御信号をソフトウェア
   で出せるようにしたことを特徴とするキャッシュメモリ
   制御方式。
2. （２）制御手段は、演算制御装置に接続されたキャッシ
   ュメモリ用制御レジスタと、この制御レジスタがＯＮで
   あればキャッシュメモリへの書き込みを許すがＯＦＦで
   あれば書き込みを禁止する書き込み制御回路とから成る
   ことを特徴とする特許請求の範囲第１項記載のキャッシ
   ュメモリ制御方式。