JPS62194749A - Tdmaタ−ミナルの制御装置 - Google Patents
Tdmaタ−ミナルの制御装置Info
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- JPS62194749A JPS62194749A JP61290289A JP29028986A JPS62194749A JP S62194749 A JPS62194749 A JP S62194749A JP 61290289 A JP61290289 A JP 61290289A JP 29028986 A JP29028986 A JP 29028986A JP S62194749 A JPS62194749 A JP S62194749A
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- Japan
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- tdma
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- burst
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Links
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B7/00—Radio transmission systems, i.e. using radiation field
- H04B7/14—Relay systems
- H04B7/15—Active relay systems
- H04B7/204—Multiple access
- H04B7/212—Time-division multiple access [TDMA]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Radio Relay Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、衛星通信システムに用いる多搬送波の時分割
多アクセス(TDMA)ターミナルの構造体を提供する
ものである。この構造体により、1つのターミナルで多
数のTDMA変調器、復調器(モデム)及び地上インタ
ーフェースポート(TIP)を全て共通のインターフェ
ースを用いて同時に作動させることができる。これによ
り。
多アクセス(TDMA)ターミナルの構造体を提供する
ものである。この構造体により、1つのターミナルで多
数のTDMA変調器、復調器(モデム)及び地上インタ
ーフェースポート(TIP)を全て共通のインターフェ
ースを用いて同時に作動させることができる。これによ
り。
広い範囲のトラヒック要求を受は入れることができると
同時に、1搬送波当り1チヤンネル(SCPC)及びT
DMA搬送波の両方で作動させることのできるターミナ
ルが提供される。このシステムは、1つの完全な送信フ
レーム内の特定の時間周波数スロットに各々指定される
ようなバーストを送信する複数のステーションを許容す
ることによって作動する。各ステーションからの送信に
は、異なる時間周波数スロットが割り当てられる。信号
の送信が送信ステーションと受信ステーションとの間で
常に適当に同期されるようなシーケンシングシステム及
び方法が提供される。本発明は、衛星通信システムに係
るものであり、特に、多数の変調器、復調器及び地上イ
ンターフェースポート(TIP)を共通のインターフェ
ースで同時に作動維持することのできるTDMA (時
分割多アクセス)ターミナルに関する。
同時に、1搬送波当り1チヤンネル(SCPC)及びT
DMA搬送波の両方で作動させることのできるターミナ
ルが提供される。このシステムは、1つの完全な送信フ
レーム内の特定の時間周波数スロットに各々指定される
ようなバーストを送信する複数のステーションを許容す
ることによって作動する。各ステーションからの送信に
は、異なる時間周波数スロットが割り当てられる。信号
の送信が送信ステーションと受信ステーションとの間で
常に適当に同期されるようなシーケンシングシステム及
び方法が提供される。本発明は、衛星通信システムに係
るものであり、特に、多数の変調器、復調器及び地上イ
ンターフェースポート(TIP)を共通のインターフェ
ースで同時に作動維持することのできるTDMA (時
分割多アクセス)ターミナルに関する。
従来の技術
衛星通信のTDMA方法は、現在認められている方法で
ある。インターナショナル・テレコミュニケーション・
サテライト・コーポレーション(Internatio
nal Te1ecoa+munication 5a
tellitaCorporation) (インテル
サット(Intelsat))は、インテルサットシス
テムにおいて作動する標準としてTDMAを認めている
。
ある。インターナショナル・テレコミュニケーション・
サテライト・コーポレーション(Internatio
nal Te1ecoa+munication 5a
tellitaCorporation) (インテル
サット(Intelsat))は、インテルサットシス
テムにおいて作動する標準としてTDMAを認めている
。
TDMA送信においては、衛星のトランスポンダは、多
数の地上ステーションによって命令された時間シーケン
スで使用又はアクセスされる。
数の地上ステーションによって命令された時間シーケン
スで使用又はアクセスされる。
送信は、同じ周波数の直角位相シフ1−キー(QPSK
)変調されたRF搬送波が重畳せずに衛星に到着するよ
うにタイミングがとられる。商業的な衛星通信のための
TDMA方法の主たる利点は、衛星の電力と周波数スペ
クトルとを効率的に使用できるということと、TDMA
バースト/トラヒックパターンの再構成に融通性がある
ということである。
)変調されたRF搬送波が重畳せずに衛星に到着するよ
うにタイミングがとられる。商業的な衛星通信のための
TDMA方法の主たる利点は、衛星の電力と周波数スペ
クトルとを効率的に使用できるということと、TDMA
バースト/トラヒックパターンの再構成に融通性がある
ということである。
一般的に、TDMAターミナルは、2つの基本的な機能
を実行しなければならない。第1に、ターミナルは、連
続的なデータ流からバーストを形成し、このデータをプ
リアンブルと共に指定の時間に指定の搬送周波数で送信
し、送信パース1−が他のバースト送信の妨げとならな
いようにしなければならない。というのは、全ての送信
が共通の衛星に向けられるからである。第2に、ターミ
ナルは、そのターミナル向られたバースト送信を受信し
、受信したパース1〜から連続的なデータ流を回復し、
そのデータを適当な地上インターフェースポート(TI
P)に向けて送るようにしなければならない。
を実行しなければならない。第1に、ターミナルは、連
続的なデータ流からバーストを形成し、このデータをプ
リアンブルと共に指定の時間に指定の搬送周波数で送信
し、送信パース1−が他のバースト送信の妨げとならな
いようにしなければならない。というのは、全ての送信
が共通の衛星に向けられるからである。第2に、ターミ
ナルは、そのターミナル向られたバースト送信を受信し
、受信したパース1〜から連続的なデータ流を回復し、
そのデータを適当な地上インターフェースポート(TI
P)に向けて送るようにしなければならない。
従って、以前に従来のTDMAシステムで行われていた
ように、ターミナルは、データをポートにアドレスし、
アドレスされたポートから対応するデータを受は取り、
TDMA送信のためにデータをバースト形式で組み立て
る。バーストデータ送信に適応させるために、データの
前に、プリアンブルオーバーヘッドが設けられる。各バ
ーストのプリアンブルには、搬送波と、ピッI−タイミ
ング収集信号と、発生源コード情報と、監視/制御デー
タ等が含まれる。次いで、パース]へは、送信のために
搬送波上に変調される。
ように、ターミナルは、データをポートにアドレスし、
アドレスされたポートから対応するデータを受は取り、
TDMA送信のためにデータをバースト形式で組み立て
る。バーストデータ送信に適応させるために、データの
前に、プリアンブルオーバーヘッドが設けられる。各バ
ーストのプリアンブルには、搬送波と、ピッI−タイミ
ング収集信号と、発生源コード情報と、監視/制御デー
タ等が含まれる。次いで、パース]へは、送信のために
搬送波上に変調される。
作動が受信モードのときは、変調されたバーストがモデ
ムから受信され、連続的データ信号とアドレス書き込み
信号とを適当な各TIPに送ることができるように、上
記と本質的に逆の処理が遂行される。
ムから受信され、連続的データ信号とアドレス書き込み
信号とを適当な各TIPに送ることができるように、上
記と本質的に逆の処理が遂行される。
前述したように、同じ周波数の変調されたバーストは、
重畳せずに衛星のトランスポンダに到着しなければなら
ない。従って、TDMAシステムの関係ステージJνは
、TDMAフレーム内のあるバースト位置に割り付けら
れ、各ステーションはその送信をそのパース1へがTD
MAフレームの適当なインターバル中に衛星に到着する
ようにタイミングどりしなければならない。更に、共通
フレーム基準タイミングの信号源が必要となり、各ステ
ーションは、そのパース1〜送信を、衛星距離情報に基
づいたこの共通フレーム基準タイミングに同期させる。
重畳せずに衛星のトランスポンダに到着しなければなら
ない。従って、TDMAシステムの関係ステージJνは
、TDMAフレーム内のあるバースト位置に割り付けら
れ、各ステーションはその送信をそのパース1へがTD
MAフレームの適当なインターバル中に衛星に到着する
ようにタイミングどりしなければならない。更に、共通
フレーム基準タイミングの信号源が必要となり、各ステ
ーションは、そのパース1〜送信を、衛星距離情報に基
づいたこの共通フレーム基準タイミングに同期させる。
現在までに設計されたTDMAシステム、即ち1本発明
以前のTDMAシステムにおいては、一度に1つの搬送
波のみが送信され、各ターミナルによって受は取られる
。多バーストが別々の時間に送信及び受信されるが、そ
れらは、重畳せずに別々に起こらなければならない。例
えば、参考として、1982年10月19日発行の米国
特許第4,335,388号のrマイクロプログラム可
能なTDMAターミナル制御器(Microprogr
am−mable TDMA Terminal Co
ntroller)Jを参照されたい。上記特許では、
本発明を説明するのに用いられる述語の多くについて詳
細に説明されており、上記特許の記述はここに参考とし
て取り上げる。
以前のTDMAシステムにおいては、一度に1つの搬送
波のみが送信され、各ターミナルによって受は取られる
。多バーストが別々の時間に送信及び受信されるが、そ
れらは、重畳せずに別々に起こらなければならない。例
えば、参考として、1982年10月19日発行の米国
特許第4,335,388号のrマイクロプログラム可
能なTDMAターミナル制御器(Microprogr
am−mable TDMA Terminal Co
ntroller)Jを参照されたい。上記特許では、
本発明を説明するのに用いられる述語の多くについて詳
細に説明されており、上記特許の記述はここに参考とし
て取り上げる。
更に最近に、コムサット(Coa+5at)社が、上記
特許に開示されているものとは異なるTDMAターミナ
ルを開発した。このターミナルも、1つの搬送波のみで
作動する(1983年Proceedingsof t
he 5ixth Digital 5atellit
e CommunicationConference
の第11頁ないし第14頁に掲載されたアール・ライデ
ィングズ氏(R,Ridings)氏等著の「原形イン
テルサッドrDMA/DS Iターミナルの証明試験(
verification tests of apr
ototype Intelsat TDMA/DSI
terminal)J を参照されたい)。
特許に開示されているものとは異なるTDMAターミナ
ルを開発した。このターミナルも、1つの搬送波のみで
作動する(1983年Proceedingsof t
he 5ixth Digital 5atellit
e CommunicationConference
の第11頁ないし第14頁に掲載されたアール・ライデ
ィングズ氏(R,Ridings)氏等著の「原形イン
テルサッドrDMA/DS Iターミナルの証明試験(
verification tests of apr
ototype Intelsat TDMA/DSI
terminal)J を参照されたい)。
近代的なTDMA装置の他の多数の製造者が高性能シス
テムを同様に開発し、試験した。(例えば、1983年
Proceedings of the SixthD
igital 5atellite Conferen
ce、第n−1頁に掲載されたタニムラ・タフロウ氏等
著のrTDMA/DSIターミナルの衛星フィールドテ
スト(Satellite Field Te5t
s of TDMA/DSI terminal
)J を参照されたい)。然し乍ら、これらの議事録
に報告されている製造者も、個々の単一のTDMA搬送
波のみで作動することのできるTDMAターミナルを製
造している。
テムを同様に開発し、試験した。(例えば、1983年
Proceedings of the SixthD
igital 5atellite Conferen
ce、第n−1頁に掲載されたタニムラ・タフロウ氏等
著のrTDMA/DSIターミナルの衛星フィールドテ
スト(Satellite Field Te5t
s of TDMA/DSI terminal
)J を参照されたい)。然し乍ら、これらの議事録
に報告されている製造者も、個々の単一のTDMA搬送
波のみで作動することのできるTDMAターミナルを製
造している。
この単一搬送波のみで作動するという限定は、標準型T
DMAターミナル構造体によって規定されるものである
。本発明者の知る限り全てのTDMAターミナルおいて
、1つのTDMAモデムのみが設けられている。これに
より、TDMA装置を用いたネットう−クに重大なシス
テム上の限定がもたらされず。モデムを1つだけ使用す
る方法では、全てのステーションを同じバーストピット
レー1−で設置し、ステーションの容量限界とネットワ
ークの容量限界とを効率的に定めなければならない。
DMAターミナル構造体によって規定されるものである
。本発明者の知る限り全てのTDMAターミナルおいて
、1つのTDMAモデムのみが設けられている。これに
より、TDMA装置を用いたネットう−クに重大なシス
テム上の限定がもたらされず。モデムを1つだけ使用す
る方法では、全てのステーションを同じバーストピット
レー1−で設置し、ステーションの容量限界とネットワ
ークの容量限界とを効率的に定めなければならない。
発明の目的
本発明の1つの目的は、複数のモデムの作動を維持する
ことのできるTDMAターミナルを提供することである
。より詳細には、本発明の目的は、共通のバス構造体を
経て地上インターフェースポートに完全に相互接続され
た複数のモデムを有する’I’ D M Aターミナル
を提供することである。
ことのできるTDMAターミナルを提供することである
。より詳細には、本発明の目的は、共通のバス構造体を
経て地上インターフェースポートに完全に相互接続され
た複数のモデムを有する’I’ D M Aターミナル
を提供することである。
本発明の更に別の目的は、各個々のTDMAターミナル
を多数の同時作動のTDMAモデムと共に作動させるこ
とのできる制御装置を提供することである。この構成に
おいては、そのターミナルの実際のトラヒック要求に合
致させるに必要な個数のモデムを必要に応じてステーシ
ョンに設けることができる。このようにして、この非常
に融通性のある解決策を用いてステーションのトラヒッ
ク要求を広範囲に且つ効率的に混合することができる。
を多数の同時作動のTDMAモデムと共に作動させるこ
とのできる制御装置を提供することである。この構成に
おいては、そのターミナルの実際のトラヒック要求に合
致させるに必要な個数のモデムを必要に応じてステーシ
ョンに設けることができる。このようにして、この非常
に融通性のある解決策を用いてステーションのトラヒッ
ク要求を広範囲に且つ効率的に混合することができる。
特に、本発明の目的は、作動が維持されているモデム及
びポートの数を変更するようにその動作を動的に再構成
することのできるシステムを提供することである。
びポートの数を変更するようにその動作を動的に再構成
することのできるシステムを提供することである。
本発明の別の目的は、1つの共通のシーケンサベースの
制御器と内部バスとを通じて、多数の搬送波で作動させ
るのに必要な全ての制御信号を提供することである。
制御器と内部バスとを通じて、多数の搬送波で作動させ
るのに必要な全ての制御信号を提供することである。
本発明の更に別の目的は、1つの変調器と多。
数の復調器とで作動するか或いは1つの復調器と複数の
変調器とで作動するか或いはそれらの組合せで作動させ
ることのできるターミナルを提供することである。
変調器とで作動するか或いはそれらの組合せで作動させ
ることのできるターミナルを提供することである。
本発明の更に別の目的は、TDMAネットワークの1−
ラヒックのオンライン動的再構成を維持するターミナル
を提供することである。これにより1作動チャンネルの
みの送信が行なわれるので。
ラヒックのオンライン動的再構成を維持するターミナル
を提供することである。これにより1作動チャンネルの
みの送信が行なわれるので。
ネットワークはサテライトの容量の使用を最適化するこ
とができる。特に、1つの完全な送信フレーム内にある
部分的に空のフレームは、所与の時間に制御器を通じて
通信するポートの数によってトラヒックの追加サブバー
ストのためのスペースを加えるように動的に再構成する
ことができる。
とができる。特に、1つの完全な送信フレーム内にある
部分的に空のフレームは、所与の時間に制御器を通じて
通信するポートの数によってトラヒックの追加サブバー
ストのためのスペースを加えるように動的に再構成する
ことができる。
本発明の更に別の特定の目的は、リンクされたアドレス
リス1−を用いて動作を動的に再構成し。
リス1−を用いて動作を動的に再構成し。
制御RAMフィールドから読み出したアドレスの順序を
変更することによってトラヒックの再構成を行うことの
できるマイクロプロセッサ制御式のプログラム可能なシ
ーケンサを提供することである。
変更することによってトラヒックの再構成を行うことの
できるマイクロプロセッサ制御式のプログラム可能なシ
ーケンサを提供することである。
上記したように、TDMAトラヒックを維持する上での
要点はトラヒックの同期にある。これが重要である理由
は、衛星は常に動いており、従って、トラヒックが移動
しなければならない距離。
要点はトラヒックの同期にある。これが重要である理由
は、衛星は常に動いており、従って、トラヒックが移動
しなければならない距離。
ひいては、送信と受信との間の遅延が常に変化するから
である。従って、本発明の目的は、受は取ったデータに
対するシステムの同期を常に動的に更新し、データの受
は取りが受信ポー1〜の動作と同期されるようにるよう
な受信システムを提供することである。
である。従って、本発明の目的は、受は取ったデータに
対するシステムの同期を常に動的に更新し、データの受
は取りが受信ポー1〜の動作と同期されるようにるよう
な受信システムを提供することである。
本発明の別の重要な目的は、KU周波数帯で生じるよう
な高フェージングを伴う衛星ネットワークにおいてター
ミナルを動作できるような強力な同期技術を用いてター
ミナルを提供することである。そのような動作には、同
期プロセスを連続的に更新して、アパチャを通常の衛星
送信手順の一部分である検出した独特のワードに対して
強制的に公称位置にもっていくことが必要である。
な高フェージングを伴う衛星ネットワークにおいてター
ミナルを動作できるような強力な同期技術を用いてター
ミナルを提供することである。そのような動作には、同
期プロセスを連続的に更新して、アパチャを通常の衛星
送信手順の一部分である検出した独特のワードに対して
強制的に公称位置にもっていくことが必要である。
本発明の更に別の目的は、多数の異なるバースト送信同
期方法を支持するターミナルを提供することである。こ
れにより、将来、ターミナルはスポットビームを用いて
作動できるようになる。
期方法を支持するターミナルを提供することである。こ
れにより、将来、ターミナルはスポットビームを用いて
作動できるようになる。
この多モデムの特徴は、送信ステーションが同期に用い
る基準フレームデータを常には受信できないようなスポ
ットビーブ送信に特に有効である。
る基準フレームデータを常には受信できないようなスポ
ットビーブ送信に特に有効である。
このようなシステムにおいては、第2のステーションが
基準バーストを受は取ってその基準を再送信或いは再転
送することができる。
基準バーストを受は取ってその基準を再送信或いは再転
送することができる。
本発明の上記の及び他の目的は、複数の地上インターフ
ェースポートと、プリアンブル及びポートデータを搬送
波に変調し、衛星を通じて送信された受信データを搬送
波から復調するための複数のモデムとを具備し、上記イ
ンターフェースポート及びモデムは、共通バス構成体を
介して完全に接続され、更に、TDMAターミナル制御
器がモデムとポートとを相互接続する共通バス構造体を
含んでおり、そして更に、これらの多数のポー1〜及び
モデムを通じた情報の送信(T X)及び受信(RX)
のシーケンスを制御する手段を含んだ制御装置を具備す
る゛rMDAターミナルにおいて達成される。特に、上
記制御装置は、現在のトラピック要求を受は入れるよう
にポート及びモデムを選択的に作動させるシーケンシン
グ手段を含んでいる。これは、各送信フレーム中にクロ
ックタイミング信号とポートアドレス信号を繰返しポー
トに与え1割り当てられたバーストインターバル中に情
報を送信/受信するようにポートをバスに接続すること
によって達成される。バスに接続すべきポート及びモデ
ムを選択的に定めるためにバーストを追加したり又は除
去したりする手段がこのシーケンシングシステムに含ま
れている。更に、送信フレームのタイミングを変更する
ためにクロックインターバル(「位相」)をアドレスシ
ーケンスに追加したり又は削除したりする手段も設けら
れている。更に、ターミナルが情報の送信と完全に同期
されたままであるように、フレームの中心を送信及び受
信孔と合せるために、上記の位相を追加又は削除する手
段が設けられている。
ェースポートと、プリアンブル及びポートデータを搬送
波に変調し、衛星を通じて送信された受信データを搬送
波から復調するための複数のモデムとを具備し、上記イ
ンターフェースポート及びモデムは、共通バス構成体を
介して完全に接続され、更に、TDMAターミナル制御
器がモデムとポートとを相互接続する共通バス構造体を
含んでおり、そして更に、これらの多数のポー1〜及び
モデムを通じた情報の送信(T X)及び受信(RX)
のシーケンスを制御する手段を含んだ制御装置を具備す
る゛rMDAターミナルにおいて達成される。特に、上
記制御装置は、現在のトラピック要求を受は入れるよう
にポート及びモデムを選択的に作動させるシーケンシン
グ手段を含んでいる。これは、各送信フレーム中にクロ
ックタイミング信号とポートアドレス信号を繰返しポー
トに与え1割り当てられたバーストインターバル中に情
報を送信/受信するようにポートをバスに接続すること
によって達成される。バスに接続すべきポート及びモデ
ムを選択的に定めるためにバーストを追加したり又は除
去したりする手段がこのシーケンシングシステムに含ま
れている。更に、送信フレームのタイミングを変更する
ためにクロックインターバル(「位相」)をアドレスシ
ーケンスに追加したり又は削除したりする手段も設けら
れている。更に、ターミナルが情報の送信と完全に同期
されたままであるように、フレームの中心を送信及び受
信孔と合せるために、上記の位相を追加又は削除する手
段が設けられている。
本発明を、以下に、添付図面を参照しながら説明する。
実施例
TMDAの動作においては、多数の地上ステーションは
、Rl”エネルギの特定の衛星のバーストを、命令され
た時間シーケンスでアクセスする。
、Rl”エネルギの特定の衛星のバーストを、命令され
た時間シーケンスでアクセスする。
この実施例では1つの完全なTMDAターミナルである
各ステーションは、変調されたRFエネルギ又は搬送波
のバーストとしてデータを送信及び受信する。従来のT
MDAターミナルは、単一のバース1〜搬送波を支持す
るために、単一のオンラインTMDAモデムを備えてい
る。このようなシステムにおいては、実際上、冗長度を
設けるために追加TMDAモデムが端子の組み合わされ
ることに注意されたい。
各ステーションは、変調されたRFエネルギ又は搬送波
のバーストとしてデータを送信及び受信する。従来のT
MDAターミナルは、単一のバース1〜搬送波を支持す
るために、単一のオンラインTMDAモデムを備えてい
る。このようなシステムにおいては、実際上、冗長度を
設けるために追加TMDAモデムが端子の組み合わされ
ることに注意されたい。
TMDAネットワーク内の各ステーションは、TMDA
フレーム周期内の信号が全てオーバーラツプせずに順次
に衛星に到着するように、それらの送信を同期する。従
って、ステーション1からの送信は、トラヒックバース
トT1として到着し、ステーション2からの送信は、ト
ラヒックバーストT2として到着し、等々となる。第1
図に示すように、どのステーションも基準バーストRを
送信する基準ステーションとして作用することができる
。全ての地」ニスチージョンは、基準フレームを構成す
る信号を示すこのバーストと、全ての1−ラヒックバー
ストT 1−TNとを受信する。基準ステーションによ
って周期的に送信される基準フレームは、各TMDAフ
レーム周期の開始を示す。
フレーム周期内の信号が全てオーバーラツプせずに順次
に衛星に到着するように、それらの送信を同期する。従
って、ステーション1からの送信は、トラヒックバース
トT1として到着し、ステーション2からの送信は、ト
ラヒックバーストT2として到着し、等々となる。第1
図に示すように、どのステーションも基準バーストRを
送信する基準ステーションとして作用することができる
。全ての地」ニスチージョンは、基準フレームを構成す
る信号を示すこのバーストと、全ての1−ラヒックバー
ストT 1−TNとを受信する。基準ステーションによ
って周期的に送信される基準フレームは、各TMDAフ
レーム周期の開始を示す。
第1図に示す構造体では、全てのステーションが衛星か
らの全てのダウンリンクバーストを受信することができ
、受信フレーム中の基準バーストRについてのステーシ
ョン自身のバーストT1、T2、TNの位置、即ち、全
TDMAフレーム周期内のその位置を測定することがで
きる。
らの全てのダウンリンクバーストを受信することができ
、受信フレーム中の基準バーストRについてのステーシ
ョン自身のバーストT1、T2、TNの位置、即ち、全
TDMAフレーム周期内のその位置を測定することがで
きる。
明らかに、ステーションがフレーム内で受信すべきトラ
ヒックの位置を理解するように各ステーションをフレー
ムに同期させることが重要である。TDMA同期の通常
の形式は、ループバック同期であり、これについては、
参考として取り上げた1968年8月のIEEE Tr
ansaction ofCommunication
s TechnologyのVol、C0M−16、N
o、4の第589頁ないし第596頁に掲載されたオー
・ジー・ガバード(0,G、 Gabbard)氏著「
衛mTMDAバースト同期の設計(Design of
a SatelliteTMDA Burst 5y
nchronization)Jに示されており、更に
、上記ディール(Deal)氏の特許にも示されている
。このループバック同期方式では、ステーションは個々
にステーション自身のバーストTl−TNの位置を測定
し、その位置を完全なTMDAフレーム周期内の指定時
間スロットの中心に保持するように調整する。更に、ス
テーションの実際のバース1−送信時間はステーション
から衛星への経路に生じる伝搬遅延に基づくことに注意
するのが重要である。この遅延は、ステーション位置と
衛星の位置との関数であり、各ステーションに固有のも
のである。その結果、各ステーションは、送信時間フレ
ームと、その時間フレーム内の基準バーストRに対する
送信及び受信のための位1πとについてのステーション
自身の固有の記録を保持し、衛星の動きを追跡するため
にこのタイミングを周期的に更新しなければならない。
ヒックの位置を理解するように各ステーションをフレー
ムに同期させることが重要である。TDMA同期の通常
の形式は、ループバック同期であり、これについては、
参考として取り上げた1968年8月のIEEE Tr
ansaction ofCommunication
s TechnologyのVol、C0M−16、N
o、4の第589頁ないし第596頁に掲載されたオー
・ジー・ガバード(0,G、 Gabbard)氏著「
衛mTMDAバースト同期の設計(Design of
a SatelliteTMDA Burst 5y
nchronization)Jに示されており、更に
、上記ディール(Deal)氏の特許にも示されている
。このループバック同期方式では、ステーションは個々
にステーション自身のバーストTl−TNの位置を測定
し、その位置を完全なTMDAフレーム周期内の指定時
間スロットの中心に保持するように調整する。更に、ス
テーションの実際のバース1−送信時間はステーション
から衛星への経路に生じる伝搬遅延に基づくことに注意
するのが重要である。この遅延は、ステーション位置と
衛星の位置との関数であり、各ステーションに固有のも
のである。その結果、各ステーションは、送信時間フレ
ームと、その時間フレーム内の基準バーストRに対する
送信及び受信のための位1πとについてのステーション
自身の固有の記録を保持し、衛星の動きを追跡するため
にこのタイミングを周期的に更新しなければならない。
このプロセスは、従来のターミナルについても本発明の
′rMDAターミナルについても類似のものである。然
し乍ら、本発明のターミナルは、多数のTMDA搬送波
についてこのタスクを実行するという機能が追加されて
おり、即ち、全ての搬送波は、完全すT D M Aフ
レーム周期内のステーションの時間スロットのバースト
データ内に含まれるサブバーストで送信される。TMD
Aターミナル自体の設計を考える前に、TDMAバース
トの構造を確立することが有益である。この構造は、従
来のTMDAターミナルについても本発明のTMDAタ
ーミナルについても同じであるが、その相違点は、多数
のチャンネルからの著しい量のデータをバーストデータ
シーケンス内に含ませることができる点である。典型的
なTDMAバーストのフォーマットが第2図に示されて
いる。バーストの2つの重要な部分は、プリアンブル部
分とデータ部分である。この構造において、バース1−
のプリアンブルは、ターミナル及びネットワークの動作
についてのハウスキーピング情報もしくはオーバーヘッ
ド情報を含んでいる。この情報は、完全なTDMAフレ
ーム周期における各バーストの一部分である。
′rMDAターミナルについても類似のものである。然
し乍ら、本発明のターミナルは、多数のTMDA搬送波
についてこのタスクを実行するという機能が追加されて
おり、即ち、全ての搬送波は、完全すT D M Aフ
レーム周期内のステーションの時間スロットのバースト
データ内に含まれるサブバーストで送信される。TMD
Aターミナル自体の設計を考える前に、TDMAバース
トの構造を確立することが有益である。この構造は、従
来のTMDAターミナルについても本発明のTMDAタ
ーミナルについても同じであるが、その相違点は、多数
のチャンネルからの著しい量のデータをバーストデータ
シーケンス内に含ませることができる点である。典型的
なTDMAバーストのフォーマットが第2図に示されて
いる。バーストの2つの重要な部分は、プリアンブル部
分とデータ部分である。この構造において、バース1−
のプリアンブルは、ターミナル及びネットワークの動作
についてのハウスキーピング情報もしくはオーバーヘッ
ド情報を含んでいる。この情報は、完全なTDMAフレ
ーム周期における各バーストの一部分である。
標準構成であるこの構成において、パース1〜のプリア
ンブルは、特にアドレスされたポートを識別し、送信タ
ーミナル側と受信ターミナル側との間に必要な同期を与
えるためにターミナル及びネッ1−ワークの動作につい
て必要とされるハウスキーピング情報もしくはオーバー
ヘッド情報を含んでいる。バーストのデータ部は、個々
のポートに関連したサブバーストに分割される。パース
1〜の種々のエレメントの機能については、以下に述べ
る。
ンブルは、特にアドレスされたポートを識別し、送信タ
ーミナル側と受信ターミナル側との間に必要な同期を与
えるためにターミナル及びネッ1−ワークの動作につい
て必要とされるハウスキーピング情報もしくはオーバー
ヘッド情報を含んでいる。バーストのデータ部は、個々
のポートに関連したサブバーストに分割される。パース
1〜の種々のエレメントの機能については、以下に述べ
る。
何」L仁二タ3仁Δ
このシーケンスは、各バーストの最初に現れなければな
らない(完全なTDMAフレームは、有望な受信衛星か
ら見ると、基準バーストと一連のトラヒックバーストと
によって構成されているということを銘記されたい)。
らない(完全なTDMAフレームは、有望な受信衛星か
ら見ると、基準バーストと一連のトラヒックバーストと
によって構成されているということを銘記されたい)。
ここで考慮すべきことは、バーストTl−TNの1つの
パースl−に含まれるフォーマットのことである。この
同期シーケンスは、受信データを回復するのに必要なり
ロックタイピングと基準搬送波とを確立するのに必要で
ある。
パースl−に含まれるフォーマットのことである。この
同期シーケンスは、受信データを回復するのに必要なり
ロックタイピングと基準搬送波とを確立するのに必要で
ある。
固有ワード
固有ワードは、良好な検出特性を有するビットの特別な
シーケンスである。換言すれば、ビットは、受信ステー
ションにおいて高い確率で正確な検出が行われるような
シーケンスで検出できることにより選択される。固有ワ
ードについては、ディール氏の特許で完全に説明されて
おり、これは、受信側を整列状態に保持するために特に
使用される時間マーク即ち特別の同期ワードである。
シーケンスである。換言すれば、ビットは、受信ステー
ションにおいて高い確率で正確な検出が行われるような
シーケンスで検出できることにより選択される。固有ワ
ードについては、ディール氏の特許で完全に説明されて
おり、これは、受信側を整列状態に保持するために特に
使用される時間マーク即ち特別の同期ワードである。
このワードにより、受信側の制御器内のデコーダがリセ
ットされる。又、単一バーストで単一ターミナルの複数
のポートに送信が行われれるような本発明においては、
このワードを用いて、制御器が送信(TX)及び受信(
RX)位相信号シーケンスをスリップさせて正確な同期
を保つことができるようにされる。特に、TDMA復調
器(第4図)によるこのワードの検出は、同期シーケン
スの終わりを示すと共に、バースト情報の検出の始まり
を示す。
ットされる。又、単一バーストで単一ターミナルの複数
のポートに送信が行われれるような本発明においては、
このワードを用いて、制御器が送信(TX)及び受信(
RX)位相信号シーケンスをスリップさせて正確な同期
を保つことができるようにされる。特に、TDMA復調
器(第4図)によるこのワードの検出は、同期シーケン
スの終わりを示すと共に、バースト情報の検出の始まり
を示す。
ステーション熾すコード IDC)
このビットシーケンスは、TDMAステーションを独特
に識別する。この情報は、ネットワークの管理に必要で
ある。というのは、第1図に示すように、全てのステー
ションは全てのバーストを受信するが、1つのステーシ
ョンのみがそのステーション自身のトラヒックバースト
をデコードしようとするからである。
に識別する。この情報は、ネットワークの管理に必要で
ある。というのは、第1図に示すように、全てのステー
ションは全てのバーストを受信するが、1つのステーシ
ョンのみがそのステーション自身のトラヒックバースト
をデコードしようとするからである。
任=1.の看 チャンネル
このチャンネルは、ネットワークの制御及び保守のため
に用いられるバーストの任意部分である。典型的には、
この信号チャンネルは、ネットワークの相互接続を制御
すると共にアラームメツセージと保守メツセージとを通
過させるために用いられる。これは、このチャンネルが
可変長であることの理由である。
に用いられるバーストの任意部分である。典型的には、
この信号チャンネルは、ネットワークの相互接続を制御
すると共にアラームメツセージと保守メツセージとを通
過させるために用いられる。これは、このチャンネルが
可変長であることの理由である。
ffp命令ワイア
これも、又、トラヒックバーストの任意な部分である。
音声命令ワイアも、又、ネットワークの管理に用いられ
る既知の信号シーケンスである。
る既知の信号シーケンスである。
バーストデータ
バーストデータは、第2図に示すように、情報のサブバ
ースト即ちサブパケットを構成するために送信される。
ースト即ちサブパケットを構成するために送信される。
これらのサブパケットの各々は、ネットワーク内の特定
の送信及び受信ポートに関連して独特に識別されるか、
或いは、これらポートに向けられる。
の送信及び受信ポートに関連して独特に識別されるか、
或いは、これらポートに向けられる。
TDMA衛星通信に必要な動作を実行する際に、TDM
Aターミナルは、多数の基本的動作を実行する。これら
の動作は、第3図のブロック図に示す回路を用いて、従
来のTDMAターミナルによって実行される。
Aターミナルは、多数の基本的動作を実行する。これら
の動作は、第3図のブロック図に示す回路を用いて、従
来のTDMAターミナルによって実行される。
従来のTDMAターミナルは、以下の主要な構成ブロッ
ク回路によって構成され、これらは、全て公知である。
ク回路によって構成され、これらは、全て公知である。
多数のモジュール式ユニットであるポートニーN;
タイミングデータ及び制御信号を、制御器、変調器及び
ボートの間に通過させるためのボー1−インターフェー
スバス10; 単一のTDMA変調器12;単一のTDMA復調器14
及びTDMAターミナル制御器16゜これに対し1本発
明のTDMAターミナルは、第4図に示す回路によって
機能的に示されている。
ボートの間に通過させるためのボー1−インターフェー
スバス10; 単一のTDMA変調器12;単一のTDMA復調器14
及びTDMAターミナル制御器16゜これに対し1本発
明のTDMAターミナルは、第4図に示す回路によって
機能的に示されている。
注目すべき相違点は、本発明のターミナルが、第15図
に詳細に示す制御データバス20を経てインターフェー
スボートの共通組に完全に接続されている多数のTDM
A変調器及び復調器をサポー1−するということである
。このことは、本発明においては、特に重要である。多
数のモデムl−Nは、以下に示すように、ターミナル制
御器22の基本的設計に組み込まれている。本発明と公
知のものとの相違点の基本的な理解は、従来のターミナ
ルの動作と本発明のターミナルの動作との以下の比較か
ら得ることができる。
に詳細に示す制御データバス20を経てインターフェー
スボートの共通組に完全に接続されている多数のTDM
A変調器及び復調器をサポー1−するということである
。このことは、本発明においては、特に重要である。多
数のモデムl−Nは、以下に示すように、ターミナル制
御器22の基本的設計に組み込まれている。本発明と公
知のものとの相違点の基本的な理解は、従来のターミナ
ルの動作と本発明のターミナルの動作との以下の比較か
ら得ることができる。
第3図及び第4図に示す旧新のTDMAターミナルのブ
ロック図を考えると、いずれの場合でも、データは、地
上インターフェースボートTIPL−Nを通じて、ター
ミナルに入ったり出たりする。いずれの設計においても
、上記の各TIPはモジュール式であり、TDMAモデ
ムによって定められた容量限界までのトラヒック要求を
受は入れるように拡張することができる。従来の設計で
は、この限界は、単一のTDMAモデムの容量限界であ
る。本発明のターミナルに多数のモデム1−Nを用いる
ことにより、ターミナルの8緻を多モデム限界まで拡張
できることが明らかである。
ロック図を考えると、いずれの場合でも、データは、地
上インターフェースボートTIPL−Nを通じて、ター
ミナルに入ったり出たりする。いずれの設計においても
、上記の各TIPはモジュール式であり、TDMAモデ
ムによって定められた容量限界までのトラヒック要求を
受は入れるように拡張することができる。従来の設計で
は、この限界は、単一のTDMAモデムの容量限界であ
る。本発明のターミナルに多数のモデム1−Nを用いる
ことにより、ターミナルの8緻を多モデム限界まで拡張
できることが明らかである。
両方の設計において、上記ポー1−は、インターフェー
スとメモリ回路とを含んでおり、これらは、第1図の通
信例に示すように、バーストTNのバースト形成を行な
うバースト動作のためのデータのブロックを形成する。
スとメモリ回路とを含んでおり、これらは、第1図の通
信例に示すように、バーストTNのバースト形成を行な
うバースト動作のためのデータのブロックを形成する。
地上データ即ちトラヒックは、連続的なビット流でこれ
らのボートに入ったり出たりする。データは、各ボート
によってバッファされ、換言すれば、連続的な地上ソー
ス/シンクデータをTDMAバース1−データに変換す
るために圧縮(T X)又は拡張(RX)される。適当
なプリアンブル情報がモデムに加えられる。
らのボートに入ったり出たりする。データは、各ボート
によってバッファされ、換言すれば、連続的な地上ソー
ス/シンクデータをTDMAバース1−データに変換す
るために圧縮(T X)又は拡張(RX)される。適当
なプリアンブル情報がモデムに加えられる。
従来のターミナルにおいては1個々のボートがバースト
データの送信及び受信のために単一のTDMAモデムに
よってオン及びオフにシーケンスされる。本発明のター
ミナルにおいては、多数のボートがオン及びオフにシー
ケンスされ、各バーストに形成すべきデータは、第15
図のバス構成図かられかるように、完全に相互接続され
た構成の単一のバスを通じて多数のTDMAモデムに送
られる。内部バス構成体を通じて内部サブシステムにボ
ートを接続するのは、通常の構成である。
データの送信及び受信のために単一のTDMAモデムに
よってオン及びオフにシーケンスされる。本発明のター
ミナルにおいては、多数のボートがオン及びオフにシー
ケンスされ、各バーストに形成すべきデータは、第15
図のバス構成図かられかるように、完全に相互接続され
た構成の単一のバスを通じて多数のTDMAモデムに送
られる。内部バス構成体を通じて内部サブシステムにボ
ートを接続するのは、通常の構成である。
この構成は、第3図と第4図の両方に示されており、こ
こでは、バスが動作に必要なデータ及び制御を処理する
。第3図及び第4図においては、ボートデータがバスを
経てTDMA変調器とTDMA復調器とに接続される。
こでは、バスが動作に必要なデータ及び制御を処理する
。第3図及び第4図においては、ボートデータがバスを
経てTDMA変調器とTDMA復調器とに接続される。
ボートは、制御器によりバス回路を通じてバースト送信
及び受信のために選択或いはアドレスされる。上記した
ように。
及び受信のために選択或いはアドレスされる。上記した
ように。
本発明のターミナルの場合、バスは、第15図に詳細に
示すように多数のデータ経路及び制御器のルート形成を
行う。
示すように多数のデータ経路及び制御器のルート形成を
行う。
TDMA変調器12.1土(第4図)の機能は、第2図
に示すバーストプリアンブルを形成すると共にプリアン
ブルとバーストデータとを送信のために搬送波に変調す
ることである。典型的に、搬送波は、’70MHzIF
であり、゛変調は直角位相シフトキー(QPSK)であ
る。プリアンブル情報は、2つのタイプから成る。同期
シーケンスやステーションIDCのような固定のパター
ンは、一般的に、変調器の内部にあるプログラム可能な
リードオンリメモリ(FROM)に記憶される。
に示すバーストプリアンブルを形成すると共にプリアン
ブルとバーストデータとを送信のために搬送波に変調す
ることである。典型的に、搬送波は、’70MHzIF
であり、゛変調は直角位相シフトキー(QPSK)であ
る。プリアンブル情報は、2つのタイプから成る。同期
シーケンスやステーションIDCのような固定のパター
ンは、一般的に、変調器の内部にあるプログラム可能な
リードオンリメモリ(FROM)に記憶される。
信号チャンネルや命令ワイアに関連するデータ等の可変
データは、一般的に、制御器22によって変調器に供給
される。又、制御器22は、TDMA変調器12へのプ
リアンブル及びボートバーストデータの流れを適当にシ
ーケンス即ちゲートする。TDMAI−調器1士は、逆
の動作を実行する。
データは、一般的に、制御器22によって変調器に供給
される。又、制御器22は、TDMA変調器12へのプ
リアンブル及びボートバーストデータの流れを適当にシ
ーケンス即ちゲートする。TDMAI−調器1士は、逆
の動作を実行する。
復調器14は、受信した搬送波をデコードし、固有ワー
ドUWを検出し、デコードしたデータ(適当にタイミン
グとりされた)をバス及びボートに送り込む。TDMA
復調器14は、更に、プリアンブルデータをデマルチプ
レクスし、プリアンブルの可変部分をターミナルに結合
された適当なインターフェースに送り込む。この場合も
、変調器12の場合と同様に、全ての復調器事象のタイ
ミングどりに、制御器22によるデータ経路の適当なゲ
ート動作が必要である。従来のTDMΔターミナルとマ
ルチポイン1へのTDMAターミナルとの基本的なTD
MA変調及び復調動作は同一であるが、制御器の設計と
バスの構造については次項で述べるように異なる。この
相違点が1本発明のターミナル制御器に、多数のモデム
及びデータボートを制御する機能を与える。
ドUWを検出し、デコードしたデータ(適当にタイミン
グとりされた)をバス及びボートに送り込む。TDMA
復調器14は、更に、プリアンブルデータをデマルチプ
レクスし、プリアンブルの可変部分をターミナルに結合
された適当なインターフェースに送り込む。この場合も
、変調器12の場合と同様に、全ての復調器事象のタイ
ミングどりに、制御器22によるデータ経路の適当なゲ
ート動作が必要である。従来のTDMΔターミナルとマ
ルチポイン1へのTDMAターミナルとの基本的なTD
MA変調及び復調動作は同一であるが、制御器の設計と
バスの構造については次項で述べるように異なる。この
相違点が1本発明のターミナル制御器に、多数のモデム
及びデータボートを制御する機能を与える。
本発明のターミナル制御器は、多TDMA搬送波の動作
をサポートするように設計されている。
をサポートするように設計されている。
このターミナル制御器は、地上ボートと、多数のTDM
A変調器12及びTDMA復調器14の間でのデータの
マルチプレクス及びデマルチプレクス動作を制御する。
A変調器12及びTDMA復調器14の間でのデータの
マルチプレクス及びデマルチプレクス動作を制御する。
このターミナル制御器は、更に、制御器内部で形成され
て変調器に供給される情報に基づいて信号チャンネルの
動作をサポートするようにインターフェース回路も制御
する。上記の機能を実現するために、ターミナル制御器
は、上記のインターリーブされた動作を行なうに必要な
受信及び送信のタイミングの同期を与える。
て変調器に供給される情報に基づいて信号チャンネルの
動作をサポートするようにインターフェース回路も制御
する。上記の機能を実現するために、ターミナル制御器
は、上記のインターリーブされた動作を行なうに必要な
受信及び送信のタイミングの同期を与える。
本発明の制御器のブロック図が第5図に示されている。
基本的な要素がシーケンサのサブシステムを構成し、こ
れは、制御記憶部RAM30、それに関連したバッファ
及び出力駆動装置、並びにラッチを含み、これには、出
力バッファ32と、MPU両方向ラッチ34と、送信T
X次アドレスラッチ36と、受信RX次アドレスラッチ
38とが含まれる。制御RAM内のデータは、マイクロ
プロセッサユニット40によってアクセスされて利用さ
れ、このマイクロプロセッサユニツ1〜40には、以下
に述べる内蔵マイクロプロセッササブシステムが含まれ
ている。更に、優先順位割込み42を与えるためのMP
U/シーケンサインターフェースがマイクロプロセッサ
に結合されている。
れは、制御記憶部RAM30、それに関連したバッファ
及び出力駆動装置、並びにラッチを含み、これには、出
力バッファ32と、MPU両方向ラッチ34と、送信T
X次アドレスラッチ36と、受信RX次アドレスラッチ
38とが含まれる。制御RAM内のデータは、マイクロ
プロセッサユニット40によってアクセスされて利用さ
れ、このマイクロプロセッサユニツ1〜40には、以下
に述べる内蔵マイクロプロセッササブシステムが含まれ
ている。更に、優先順位割込み42を与えるためのMP
U/シーケンサインターフェースがマイクロプロセッサ
に結合されている。
又、カウンタデコーダ44を含む簡単なタイミング信号
発生器/位相デコーダが設けられていて、固有ワードU
Wに応答して、以下に述べるように送信及び受信シーケ
ンスのタイミングを制御する。
発生器/位相デコーダが設けられていて、固有ワードU
Wに応答して、以下に述べるように送信及び受信シーケ
ンスのタイミングを制御する。
上記の動作は、通常、RAM30から取り出した制御ワ
ードによって定められる送信動作と受信動作を交互に行
ない、アドレスは、送信ラッチ36と受信ラッチ38と
によって順次に供給される。
ードによって定められる送信動作と受信動作を交互に行
ない、アドレスは、送信ラッチ36と受信ラッチ38と
によって順次に供給される。
制御器のマイクロプロセッササブシステムが第5図に示
されている。このマイクロプロセッササブシステム40
は、第5図の下部に示すそれ自身の周辺回路と内部バス
構成体とを含んでおり、これには、RAM及びROM4
2と、電気的に消去可能なROM44と、直列l046
と、並列l048とが含まれており、これらはバス50
を経て通信する。特に、マイクロプロセッサは、モトロ
ーラ(Motorola) 68000の16ビツ1−
回路である。内部MPUバス50は、このマイクロプロ
セッサと共に作動するように調整されており、6800
0マイクロプロセツサの場合は、16ビツト並列データ
経路と2Aビットの周辺装置とメモリアドレススペース
をサポートする。RAM42とROM43は、マイクロ
プロセッサの内部作動メモリを構成する。RAM42は
、システムのパラメータ及び変数を一時的に記憶し、R
OM43は、演算ルーチンをサポートするために必要な
オペレーティングシステムを含んでいる。優先順位割込
み分析器41は、送信及び受信フレームのタイミングが
TDAMネットワークの同期にとって重要であるために
設けられている。(ここに示す信号は、受信ボードから
取り出したものであり、本タイプのシステムと、参考と
して取り上げるシステムにおいて典型的に得ることがで
きる。)これらの事象を示す割込みによって、ターミナ
ルは、送信信号と受信信号とを適当に整合することがで
きる。固有ワード検出器に応答するカウンタデコーダ4
4がマイクロプロセッサバスに結合されているのはこの
ためであり、このユニットは、特に。
されている。このマイクロプロセッササブシステム40
は、第5図の下部に示すそれ自身の周辺回路と内部バス
構成体とを含んでおり、これには、RAM及びROM4
2と、電気的に消去可能なROM44と、直列l046
と、並列l048とが含まれており、これらはバス50
を経て通信する。特に、マイクロプロセッサは、モトロ
ーラ(Motorola) 68000の16ビツ1−
回路である。内部MPUバス50は、このマイクロプロ
セッサと共に作動するように調整されており、6800
0マイクロプロセツサの場合は、16ビツト並列データ
経路と2Aビットの周辺装置とメモリアドレススペース
をサポートする。RAM42とROM43は、マイクロ
プロセッサの内部作動メモリを構成する。RAM42は
、システムのパラメータ及び変数を一時的に記憶し、R
OM43は、演算ルーチンをサポートするために必要な
オペレーティングシステムを含んでいる。優先順位割込
み分析器41は、送信及び受信フレームのタイミングが
TDAMネットワークの同期にとって重要であるために
設けられている。(ここに示す信号は、受信ボードから
取り出したものであり、本タイプのシステムと、参考と
して取り上げるシステムにおいて典型的に得ることがで
きる。)これらの事象を示す割込みによって、ターミナ
ルは、送信信号と受信信号とを適当に整合することがで
きる。固有ワード検出器に応答するカウンタデコーダ4
4がマイクロプロセッサバスに結合されているのはこの
ためであり、このユニットは、特に。
送信及び受信のシーケンスを変更するのに用いられる。
特に、固有ワードUWに応答することによって、マイク
ロプロセッサに、送信バースト又は受信バーストが生じ
ていること一以下に述べる時間補正を行う際の重要な情
報部分−を指示することができる。このカウンタデコー
ダ44は、送信及び受信のための位相もカウントする。
ロプロセッサに、送信バースト又は受信バーストが生じ
ていること一以下に述べる時間補正を行う際の重要な情
報部分−を指示することができる。このカウンタデコー
ダ44は、送信及び受信のための位相もカウントする。
そうでなければ、オペレーションは、マイクロプロセッ
サの介在なしに、信号発生器45のタイミングから外れ
て実行される。分析器は、優先順位に基づいてタイミン
グ割込みと他の割込みとを処理する。
サの介在なしに、信号発生器45のタイミングから外れ
て実行される。分析器は、優先順位に基づいてタイミン
グ割込みと他の割込みとを処理する。
EEDROM4.4は、故障が起こった際にターミナル
がTDMAネッ1−ワークに再び入れるようにするため
にパラメータを保持する。直列インターフェース46は
、必要があれば外部プロセッサ又は電話モデ11にイン
ターフェースできるように設けられている。並列インタ
ーフェース48によって、マイクロプロセッサは、ター
ミナルと関連した内部サブシステムと外部サブシステム
との両方と対話を行うことができる。マイクロプロセッ
サのソフ1へウェアの動作を示す簡略化されたフローチ
ャートが、第6図に示されている。
がTDMAネッ1−ワークに再び入れるようにするため
にパラメータを保持する。直列インターフェース46は
、必要があれば外部プロセッサ又は電話モデ11にイン
ターフェースできるように設けられている。並列インタ
ーフェース48によって、マイクロプロセッサは、ター
ミナルと関連した内部サブシステムと外部サブシステム
との両方と対話を行うことができる。マイクロプロセッ
サのソフ1へウェアの動作を示す簡略化されたフローチ
ャートが、第6図に示されている。
マイクロプロセッサ4oは、始動に必要な初期化プロセ
スについてターミナルの自己試験を行う。参考文献に示
すように、これらは、全て、業界で充分に確立された規
格に合致するものである。
スについてターミナルの自己試験を行う。参考文献に示
すように、これらは、全て、業界で充分に確立された規
格に合致するものである。
更に、マイクロプロセッサ40は、情報収集及び定常状
態のTDMA同期に必要なタスクを行う。
態のTDMA同期に必要なタスクを行う。
更に別の重要な処理要素は、ターミナルのトラヒックの
管理と保守である。・これには、信号チャンネルの動作
とネットワークの再構成及びアラームの報告に関する処
理とが含まれている。ターミナルへのローカル即ち遠隔
演算インターフェースも、マイクロプロセッサのサービ
スルーチンとCRT/キーボードとによって与えられる
。
管理と保守である。・これには、信号チャンネルの動作
とネットワークの再構成及びアラームの報告に関する処
理とが含まれている。ターミナルへのローカル即ち遠隔
演算インターフェースも、マイクロプロセッサのサービ
スルーチンとCRT/キーボードとによって与えられる
。
上記したように、制御器によって実行されるタスクの多
くは、衛星の通信業界において十分に開発された技術に
基づいたものである。本発明を実施するために特に開発
しなければならない分野は、ターミナルのシーケンサと
それに関連するバス構造である。本発明の設計では、単
一の共通のRAMをベースとするシーケンサが、多数の
ポートを経て通信する多数のTMDA変調器及び復調器
の動作に必要な全ての制御を実行する。以下の項目につ
いては、2つの形態のシーケンサ設計について以下に述
べる。第1の形態は、第5図に示された要素を含んでい
る。第5図に示されたRAMをベースとするシーケンサ
は、TMDAターミナルのクロック(シンボル)レー1
−で作動する。
くは、衛星の通信業界において十分に開発された技術に
基づいたものである。本発明を実施するために特に開発
しなければならない分野は、ターミナルのシーケンサと
それに関連するバス構造である。本発明の設計では、単
一の共通のRAMをベースとするシーケンサが、多数の
ポートを経て通信する多数のTMDA変調器及び復調器
の動作に必要な全ての制御を実行する。以下の項目につ
いては、2つの形態のシーケンサ設計について以下に述
べる。第1の形態は、第5図に示された要素を含んでい
る。第5図に示されたRAMをベースとするシーケンサ
は、TMDAターミナルのクロック(シンボル)レー1
−で作動する。
シーケンサは、所定の1組のRAMアドレスを通じて1
クロック周期当り1ステツプづつ進む。このプロセスに
おいては、シーケンサにより、別々のクロック各々に対
して、別々の即ち別個の出力マイクロ制御ワードが供給
される。これらのワードは、マイクロプロセッサ40の
制御のもとで、MPU/RAMハンドシェーク52を通
じて制御RAM30から取り出される。これらのワード
は、第5図の右上に示すように、出力バッファ32を通
じてバスに送られる。シーケンサのマイクロ制御ワード
のフォーマット即ち構造が、第′7図に示されている。
クロック周期当り1ステツプづつ進む。このプロセスに
おいては、シーケンサにより、別々のクロック各々に対
して、別々の即ち別個の出力マイクロ制御ワードが供給
される。これらのワードは、マイクロプロセッサ40の
制御のもとで、MPU/RAMハンドシェーク52を通
じて制御RAM30から取り出される。これらのワード
は、第5図の右上に示すように、出力バッファ32を通
じてバスに送られる。シーケンサのマイクロ制御ワード
のフォーマット即ち構造が、第′7図に示されている。
これらのワードは、制御RAM30から一度に1つづつ
取り出され、出力バッファ32を通して転送され、バス
を経てポートに必要な制御信号を供給する。図示されて
いるマイクロ制御ワードのフィールドは、次アドレス、
ポートアドレス及び制御である。さし当ってこれらフィ
ールドの最後の2つを考えると、ポートアドレスの機能
は、バーストデータの送信又は受信のために送信(T
X)ポート又は受信(RX)ポー1−を選択することで
ある。制御は、出力としてポートアドレスと同時に供給
され、種々の事象を起こさせる。制御は、例えば、参考
としてここに取り上げる代理人ドケットナンバーA−4
2497のジョン・ゲイン(John Gates)氏
の「順方向のエラー修正システム(Forward E
rror Correction System)Jに
述べられた任意の順方向のエラー修正(FEC)プロセ
ッサをオンライン操作するためのFECオン/オフ制御
を含んでいる。第7図に示されているホッピング制御は
、搬送波周波数及び/又はバースト用のトランスポンダ
を選択するために用いられる。シーケンサのマイクロ制
御ワードの第3の重要な要素は、次アドレスフィールド
である。
取り出され、出力バッファ32を通して転送され、バス
を経てポートに必要な制御信号を供給する。図示されて
いるマイクロ制御ワードのフィールドは、次アドレス、
ポートアドレス及び制御である。さし当ってこれらフィ
ールドの最後の2つを考えると、ポートアドレスの機能
は、バーストデータの送信又は受信のために送信(T
X)ポート又は受信(RX)ポー1−を選択することで
ある。制御は、出力としてポートアドレスと同時に供給
され、種々の事象を起こさせる。制御は、例えば、参考
としてここに取り上げる代理人ドケットナンバーA−4
2497のジョン・ゲイン(John Gates)氏
の「順方向のエラー修正システム(Forward E
rror Correction System)Jに
述べられた任意の順方向のエラー修正(FEC)プロセ
ッサをオンライン操作するためのFECオン/オフ制御
を含んでいる。第7図に示されているホッピング制御は
、搬送波周波数及び/又はバースト用のトランスポンダ
を選択するために用いられる。シーケンサのマイクロ制
御ワードの第3の重要な要素は、次アドレスフィールド
である。
このフィールドは、この次アドレスを送信アドレスラッ
チ36及び受信アドレスラッチ38に通しそしてアドレ
スバスを経て制御RAM30に戻すように再循環させる
ことによりシーケンサをリンクされたリストとして作動
させることができる。
チ36及び受信アドレスラッチ38に通しそしてアドレ
スバスを経て制御RAM30に戻すように再循環させる
ことによりシーケンサをリンクされたリストとして作動
させることができる。
シーケンサは、リンクリスト動作においては。
第8図に示すように、マイクロ制御記憶メモリ位置を任
意の順序で歩進し、アドレスすべきRAMの次の位置は
、ワードフィールドの次にアドレスされる部分によって
定められる。第8図は、リンクリス1ル動作の基本的な
特性を示すものである。
意の順序で歩進し、アドレスすべきRAMの次の位置は
、ワードフィールドの次にアドレスされる部分によって
定められる。第8図は、リンクリス1ル動作の基本的な
特性を示すものである。
位置02で開始するシーケンスは1位[04へ進み0位
置04は1次に、位置25に進み1位1i!125は、
次に1位置26に進む。この点において。
置04は1次に、位置25に進み1位1i!125は、
次に1位置26に進む。この点において。
位置26は次にアドレスされる位置02を指し、この点
でプロセスの更新が開始される。この例に示したように
、シーケンサの制御メモリの設計にリンクリストを用い
る解決策には、多数の利点がある。その1つは、この解
決策によって、マイクロ制御ワードをマイクロ制御記憶
部に任意の順序でプログラムできることである。これは
、基本的なメモリのハウスキーピングという点から重要
である。リンクリストの解決策では、マイクロ制御ワー
ドが実際に起こった時間と係りなく任意の順序でマイク
ロ制御メモリのスペースを割り当てることができる。こ
のリンクリスト方法は、ネッ1−ワークのトラヒックが
再構成されるときのマイクロ制御記憶の再書き込み動作
にとっても非常に重要である。リンクリストでは、サブ
バースト(第2図参照。この図では、ターミナルからの
完全なフレームの可変長バーストデータを形成するもの
として色々なボートからのデータサブバーストが示され
ている)の追加又は削除が、制御チェーンにリンクを単
に追加又は削除するだけで、簡単に行うことができる。
でプロセスの更新が開始される。この例に示したように
、シーケンサの制御メモリの設計にリンクリストを用い
る解決策には、多数の利点がある。その1つは、この解
決策によって、マイクロ制御ワードをマイクロ制御記憶
部に任意の順序でプログラムできることである。これは
、基本的なメモリのハウスキーピングという点から重要
である。リンクリストの解決策では、マイクロ制御ワー
ドが実際に起こった時間と係りなく任意の順序でマイク
ロ制御メモリのスペースを割り当てることができる。こ
のリンクリスト方法は、ネッ1−ワークのトラヒックが
再構成されるときのマイクロ制御記憶の再書き込み動作
にとっても非常に重要である。リンクリストでは、サブ
バースト(第2図参照。この図では、ターミナルからの
完全なフレームの可変長バーストデータを形成するもの
として色々なボートからのデータサブバーストが示され
ている)の追加又は削除が、制御チェーンにリンクを単
に追加又は削除するだけで、簡単に行うことができる。
これは1位置(マイクロ制御RAMアドレス)に依存す
る制御記憶編成と対照的である。位置に依存する構成に
おいては、制御シーケンスの始めの部分に変更があると
、全シーケンスが強制的に再書き込みされる。これは時
間がかかる作業であり、ターミナルが動的な再構成で機
能する能力を妨げるか或いは非常に限定してしまうこと
がある。前述したように、単一の共通シーケンサ及びそ
の関連バスは、多数のTDMAモデム12.14及びボ
ート1−Nを実際に制御する。これを実現する方法は、
以下のシーケンスタイミング図から明らかである。第9
図は、典型的なシーケンサのタイミング構成の一例を示
したものである。この例では、シーケンサは、3つの別
々のTDMA変調器12、即ち、送信(TX)ユニット
と、3つの別々のTDMA復調器、即ち、受信(RX)
ユニット14とをサポートする。これは、多位相クロッ
ク動作によって行なわれる。
る制御記憶編成と対照的である。位置に依存する構成に
おいては、制御シーケンスの始めの部分に変更があると
、全シーケンスが強制的に再書き込みされる。これは時
間がかかる作業であり、ターミナルが動的な再構成で機
能する能力を妨げるか或いは非常に限定してしまうこと
がある。前述したように、単一の共通シーケンサ及びそ
の関連バスは、多数のTDMAモデム12.14及びボ
ート1−Nを実際に制御する。これを実現する方法は、
以下のシーケンスタイミング図から明らかである。第9
図は、典型的なシーケンサのタイミング構成の一例を示
したものである。この例では、シーケンサは、3つの別
々のTDMA変調器12、即ち、送信(TX)ユニット
と、3つの別々のTDMA復調器、即ち、受信(RX)
ユニット14とをサポートする。これは、多位相クロッ
ク動作によって行なわれる。
第5図の右手中央に示したカウンタデコーダ44は、発
振器45に応答して、適当なりロック位相を発する。こ
のクロック位相は、共通バス10のHS位相ラインを経
て出力される。これらの位相信号は、発振器45の直接
の出力であるバスクロック自体と共に、他のターミナル
サブシステム、即ちモデモ及びボートへ相互接続するた
めにバスに供給される。
振器45に応答して、適当なりロック位相を発する。こ
のクロック位相は、共通バス10のHS位相ラインを経
て出力される。これらの位相信号は、発振器45の直接
の出力であるバスクロック自体と共に、他のターミナル
サブシステム、即ちモデモ及びボートへ相互接続するた
めにバスに供給される。
この構成では、1つの特定のTDMA変調器12又は復
調器14のみが特定の位相に応答する。
調器14のみが特定の位相に応答する。
タイミング図において、TXI及びRXIが位相1に応
答することに注意されたい。従って、カウンタデコーダ
4,4及び発信器45を組み合わせることによるバスの
タイミングにより、特定の変調器又は復調器のTX及び
R1位相の選択が行なわれる。
答することに注意されたい。従って、カウンタデコーダ
4,4及び発信器45を組み合わせることによるバスの
タイミングにより、特定の変調器又は復調器のTX及び
R1位相の選択が行なわれる。
位相1に関連した送信側TX及び受信側RXは、各々、
バスクロツタ周期1及び2に応答することに注意された
い。これは、TDMAの送信及び受信の両動作に対して
単一の共通の制御器を用いるという考え方に調和する。
バスクロツタ周期1及び2に応答することに注意された
い。これは、TDMAの送信及び受信の両動作に対して
単一の共通の制御器を用いるという考え方に調和する。
更に、プロセスは、各バスサイクルごとに特定のTX及
びRXユニットが選択されるようにして周期的に行なわ
れる。第9図に示す例においては、バスサイクルが8つ
のバスクロック周期である。又、第9図に示すポートア
ドレス時間シーケンスに示されたように、ボートは全て
の位相に対してアドレスすることができる。ここに示す
例では、Ch3が1゛X1に指定され、C)i7がRX
Iに指定される。このようにして、各TDMA変調器及
び復調器は全てのポートに完全に相互接続される。
びRXユニットが選択されるようにして周期的に行なわ
れる。第9図に示す例においては、バスサイクルが8つ
のバスクロック周期である。又、第9図に示すポートア
ドレス時間シーケンスに示されたように、ボートは全て
の位相に対してアドレスすることができる。ここに示す
例では、Ch3が1゛X1に指定され、C)i7がRX
Iに指定される。このようにして、各TDMA変調器及
び復調器は全てのポートに完全に相互接続される。
この領域ではバスクロック周期7及び8の間に若干の変
更が生じる。図示されたように、これらの周期について
は、TXユニットもRXユニッ1〜も選択されず、むし
ろ、これらの周期については、ポートにアドレスが送ら
れない。これは、実際上、ポート及びTX/RX (変
調器/復調器)ユニットへのバスアクセスを不能にする
。この作動不能化により、各8個の中からの2つの全ク
ロック周期をマイクロ制御RAMのハウスキーピング機
能に使用できるようになる。これらの周期中に、マイク
ロプロセッサ40は、マイクロ制御RAM自体をアクセ
スしてその内容を変更することができる。このハウスキ
ーピング周期中に行なわれるタスクの中には、マイクロ
制御ワードの更新と、シーケンサのタイミングの調整が
ある。制御シーケンスを変更し、即ち、リンクを追加し
たり除去したりするには、シーケンサのタイミングの調
整又はマイクロ制御ワードの更新が必要とされる。即ち
、リンクを変更することにより、第2図に示す完全なフ
レームの情報バーストにサブバーストを追加したりここ
から除去したりすることができるし、或いは、種々のチ
ャンネル指定を種々のモデムに関係付けできるという意
味でターミナルのトラヒックを再構成することができる
。
更が生じる。図示されたように、これらの周期について
は、TXユニットもRXユニッ1〜も選択されず、むし
ろ、これらの周期については、ポートにアドレスが送ら
れない。これは、実際上、ポート及びTX/RX (変
調器/復調器)ユニットへのバスアクセスを不能にする
。この作動不能化により、各8個の中からの2つの全ク
ロック周期をマイクロ制御RAMのハウスキーピング機
能に使用できるようになる。これらの周期中に、マイク
ロプロセッサ40は、マイクロ制御RAM自体をアクセ
スしてその内容を変更することができる。このハウスキ
ーピング周期中に行なわれるタスクの中には、マイクロ
制御ワードの更新と、シーケンサのタイミングの調整が
ある。制御シーケンスを変更し、即ち、リンクを追加し
たり除去したりするには、シーケンサのタイミングの調
整又はマイクロ制御ワードの更新が必要とされる。即ち
、リンクを変更することにより、第2図に示す完全なフ
レームの情報バーストにサブバーストを追加したりここ
から除去したりすることができるし、或いは、種々のチ
ャンネル指定を種々のモデムに関係付けできるという意
味でターミナルのトラヒックを再構成することができる
。
衛星は地球に対して移動するので、タイミングの調整は
子DMA動作にとって固有のものである。これらの調整
は、シーケンサがTDMAネットワークの同期を維持す
るために必要とされる。
子DMA動作にとって固有のものである。これらの調整
は、シーケンサがTDMAネットワークの同期を維持す
るために必要とされる。
ゼロ周期は、タイミングの調整に使用する時には、一連
のTIPアドレスの実際(実)の発生時間を効果的にシ
フトするように削除又は繰り返すことができる。これは
、次いで、TDMAバースト送信の実際の発生時間をシ
フトする(遅らすか又は進ませる)、ここで、受信側の
同期プロセスの性質について示した第10図を説明する
。この同期プロセスにより1本発明のシーケンサは、受
信及び送信のTDMAバーストタイミングを別々に維持
する。プリアンブル部分における各受信バースト送信の
一部分として示された固有ワードの検出に応答するのは
このタイミングである。カウンタデコーダは、固有ワー
ドの検出パルスに応答し、このパルスはバスを経てシー
ケンサ内のカウンタデコーダのタイミング回路に供給さ
れる。このパルスは、第5図に示されたように、位相発
生器を所定の状態にリセットし、適当な場所で、必要に
応じて付加的なゼロアドレスの追加又は除去を生じさせ
る。第10図において、基準固有ワード検出パルスの発
生により、シーケンサの位相が正規化される。これによ
り、固有ワードの検出穴が固有ワードの発生に対して中
心窓めされるように受信側のタイミングが正規化される
。
のTIPアドレスの実際(実)の発生時間を効果的にシ
フトするように削除又は繰り返すことができる。これは
、次いで、TDMAバースト送信の実際の発生時間をシ
フトする(遅らすか又は進ませる)、ここで、受信側の
同期プロセスの性質について示した第10図を説明する
。この同期プロセスにより1本発明のシーケンサは、受
信及び送信のTDMAバーストタイミングを別々に維持
する。プリアンブル部分における各受信バースト送信の
一部分として示された固有ワードの検出に応答するのは
このタイミングである。カウンタデコーダは、固有ワー
ドの検出パルスに応答し、このパルスはバスを経てシー
ケンサ内のカウンタデコーダのタイミング回路に供給さ
れる。このパルスは、第5図に示されたように、位相発
生器を所定の状態にリセットし、適当な場所で、必要に
応じて付加的なゼロアドレスの追加又は除去を生じさせ
る。第10図において、基準固有ワード検出パルスの発
生により、シーケンサの位相が正規化される。これによ
り、固有ワードの検出穴が固有ワードの発生に対して中
心窓めされるように受信側のタイミングが正規化される
。
第11図は、送信側の同期プロセスを示している。これ
は、例えば、ループバック同期プロセスに依存するもの
である。このプロセスの目的は、ターミナル自身のバー
ストの固有ワード検出パルスをその適当な穴に中心窓め
した状態に保持することである。ループバック固有検出
パルス及び穴の位置が第11図の上部に示されている。
は、例えば、ループバック同期プロセスに依存するもの
である。このプロセスの目的は、ターミナル自身のバー
ストの固有ワード検出パルスをその適当な穴に中心窓め
した状態に保持することである。ループバック固有検出
パルス及び穴の位置が第11図の上部に示されている。
図示されたように、パルスが中心窓めされた場合には、
修正は必要とされない。然し乍ら、送信遅延又は衛星の
相対的な移動により、バスの位相が穴の右へ増加するか
(早目)又は左へ増加する(遅れ)ことによってパルス
スリップが生じた場合には、送信バーストのタイミング
の修正が行なわれる。
修正は必要とされない。然し乍ら、送信遅延又は衛星の
相対的な移動により、バスの位相が穴の右へ増加するか
(早目)又は左へ増加する(遅れ)ことによってパルス
スリップが生じた場合には、送信バーストのタイミング
の修正が行なわれる。
固有ワード検出器44は、システムの同期を維持するの
に使用される。フレームの巾は、固有ワードが常に穴内
に入るように定められる。シーケンサの送信タイミング
の公称の早目位置及び遅れ位置も示されている。シーケ
ンサの送信タイミングの公称の早目位置及び遅れ位置は
、第11図の下半分に示されている。タイミングを修正
する時には、前記したように、タイミングシーケンスに
クロック位相を追加したり削除したりすることによりシ
ーケンサの送信サイクルが受信側のタイミングに対して
スリップされる。
に使用される。フレームの巾は、固有ワードが常に穴内
に入るように定められる。シーケンサの送信タイミング
の公称の早目位置及び遅れ位置も示されている。シーケ
ンサの送信タイミングの公称の早目位置及び遅れ位置は
、第11図の下半分に示されている。タイミングを修正
する時には、前記したように、タイミングシーケンスに
クロック位相を追加したり削除したりすることによりシ
ーケンサの送信サイクルが受信側のタイミングに対して
スリップされる。
2つのシーケンスは、本質的に独立したリストであり、
互いにスリップさせることができる。
互いにスリップさせることができる。
(1つのリストを通してスタート点へ戻る1、つの完全
な繰返しがフレームを決定する。)スリップ動作は、受
信側のリストを変更せずに送信側にクロック位相を追加
又は除去することによりMPU40によって行なわれる
。MPU40は、固有ワード(UW)の受信がデコーダ
44によって指示された時にこれを行ない、固有ワード
がフレーム内にあると仮定する前に生じるかその後に生
じるかを見出す。
な繰返しがフレームを決定する。)スリップ動作は、受
信側のリストを変更せずに送信側にクロック位相を追加
又は除去することによりMPU40によって行なわれる
。MPU40は、固有ワード(UW)の受信がデコーダ
44によって指示された時にこれを行ない、固有ワード
がフレーム内にあると仮定する前に生じるかその後に生
じるかを見出す。
このスリップ動作は、送信側のアイドル制御時間中に行
なわれる。制御信号の継続的な送信を妨げないように送
信側で修正が行なわれる。バーストは、規定の編成にさ
れるが、(第2図において)これらの修正は、典型的に
衛星の移動に関係付けされるので、ランダムなものであ
る。それ故、修正に関する2つの制約は、送信側のパー
ス1〜中に修正を行なわないか或いは受信側の動作を妨
げないことである。リンクリストのビジ一時間「バース
ト・オン」 (第7図)は、修正を行なわない時をシス
テムに知らせる。送信バーストの終了時に、修正を行な
える時には、ガード時間、第9図、(又は基準バースト
時間)を得ることができる。
なわれる。制御信号の継続的な送信を妨げないように送
信側で修正が行なわれる。バーストは、規定の編成にさ
れるが、(第2図において)これらの修正は、典型的に
衛星の移動に関係付けされるので、ランダムなものであ
る。それ故、修正に関する2つの制約は、送信側のパー
ス1〜中に修正を行なわないか或いは受信側の動作を妨
げないことである。リンクリストのビジ一時間「バース
ト・オン」 (第7図)は、修正を行なわない時をシス
テムに知らせる。送信バーストの終了時に、修正を行な
える時には、ガード時間、第9図、(又は基準バースト
時間)を得ることができる。
シーケンサはマイクロ制御RAMをアクセスしているの
で、送信側のリンクリス1〜を直接変更することにより
送信タイミングのスリップを導入することができる。こ
れは、MPUアドレスラッチ53及びハンドシェイク5
2によって行なうことができる。付加的なゼロ動作が挿
入されるか、或いは、既に存在するゼロ動作がリストか
ら削除されて、このタイミング修正が行なわれる。導入
されるゼロアドレスの数と、これらがリスト内に存在す
ることが許される時間長さとによって、修正の程度が決
定される。
で、送信側のリンクリス1〜を直接変更することにより
送信タイミングのスリップを導入することができる。こ
れは、MPUアドレスラッチ53及びハンドシェイク5
2によって行なうことができる。付加的なゼロ動作が挿
入されるか、或いは、既に存在するゼロ動作がリストか
ら削除されて、このタイミング修正が行なわれる。導入
されるゼロアドレスの数と、これらがリスト内に存在す
ることが許される時間長さとによって、修正の程度が決
定される。
シーケンサのメモリ要求を減らすように設計を変更する
ことができる。TDMAの動作においては、ポート及び
モデムが特定の時間中に選択される。この時間巾は、典
型的に、特定の容量単位或いはおそらくは多数の容量単
位に対応する。例えば、64KBPSのPCMエンコー
ドの音声チャンネルは、この業界の標準である。音声ト
ラヒックを処理するターミナルの場合、64KBPSの
等しいチャンネル増分でボート及びモデムを選択するの
が自然である。この例では、20ミリ秒のTDMAフレ
ーム周期を考えると、有効容量単位は、64KBpSx
20ミリ秒、即ち、1280ピツ1〜である。これは、
第1の設計で得られるタイミング分解能(2ビツト)よ
り遥かに大きなものである。上記した基本的なシーケン
サ設計では、シーケンサのクロック周期ごとにシーケン
サによってマイクロ制御ワードを処理することが必要で
ある。これにより、大きなマイクロ制御メモリが必要と
される。
ことができる。TDMAの動作においては、ポート及び
モデムが特定の時間中に選択される。この時間巾は、典
型的に、特定の容量単位或いはおそらくは多数の容量単
位に対応する。例えば、64KBPSのPCMエンコー
ドの音声チャンネルは、この業界の標準である。音声ト
ラヒックを処理するターミナルの場合、64KBPSの
等しいチャンネル増分でボート及びモデムを選択するの
が自然である。この例では、20ミリ秒のTDMAフレ
ーム周期を考えると、有効容量単位は、64KBpSx
20ミリ秒、即ち、1280ピツ1〜である。これは、
第1の設計で得られるタイミング分解能(2ビツト)よ
り遥かに大きなものである。上記した基本的なシーケン
サ設計では、シーケンサのクロック周期ごとにシーケン
サによってマイクロ制御ワードを処理することが必要で
ある。これにより、大きなマイクロ制御メモリが必要と
される。
上記の例では、これがメモリ位置当たり2ビツト以上で
チャンネル当たり1280ビツトとなり、1チヤンネル
のみでは640メモリ位置に等しくなる。この問題に対
する回答は、実際に必要とされるマイクロ制御メモリス
ペースを圧縮して1つの基本客数単位を処理するのに1
つのマイクロ制御ワードしか必要とされないようにする
ことである。これを達成する方法を以下に述べる。第1
2図は、この設計形態において変更されたシーケンサの
一部分を詳細に示している。
チャンネル当たり1280ビツトとなり、1チヤンネル
のみでは640メモリ位置に等しくなる。この問題に対
する回答は、実際に必要とされるマイクロ制御メモリス
ペースを圧縮して1つの基本客数単位を処理するのに1
つのマイクロ制御ワードしか必要とされないようにする
ことである。これを達成する方法を以下に述べる。第1
2図は、この設計形態において変更されたシーケンサの
一部分を詳細に示している。
この)111の実施例では、シーケンサ70が命令から
命令へと歩進する。これは、1つの容量単位に等しい短
い命令リスト(第13図)を常にn回繰り返せるように
簡単に行なわれる。シーケンサ70は、第13図の命令
リスI−に入り、TXサイクルアドレスラッチ72を用
いてリストをたどり、RAM30から適当な命令を呼び
出す。実行されるサイクルの位相及び数(サイクルを繰
り返すべきであるため)は、システムの発振器78に応
答して位相カウンタ74及びサイクルカウンタ76によ
ってカラン1へされる。
命令へと歩進する。これは、1つの容量単位に等しい短
い命令リスト(第13図)を常にn回繰り返せるように
簡単に行なわれる。シーケンサ70は、第13図の命令
リスI−に入り、TXサイクルアドレスラッチ72を用
いてリストをたどり、RAM30から適当な命令を呼び
出す。実行されるサイクルの位相及び数(サイクルを繰
り返すべきであるため)は、システムの発振器78に応
答して位相カウンタ74及びサイクルカウンタ76によ
ってカラン1へされる。
受信側に対して、同じ要素、即ち、受信側の動作につい
て同じ命令セットを実行するための位相カウンタ74、
サイクルカウンタ76及びサイクルアドレスレジスタ7
8が示されている。
て同じ命令セットを実行するための位相カウンタ74、
サイクルカウンタ76及びサイクルアドレスレジスタ7
8が示されている。
送信及び受信側の動作は前記したように互いにスリップ
させることができるので、別々の組の作動素子を設けな
ければならない。
させることができるので、別々の組の作動素子を設けな
ければならない。
第15図には、制御バスを経て送られる大部分の制御信
号が示されている。位相制御器は、所与の時間に送信又
は受信機能を行なうために所与のモジュールを選択する
。これらのモジュールは、選択された位相中に制御信号
のみに応答する。バスクロックは、全てのデータ及び全
ての制御ワードのためのタイミングを与える。システム
の機能を制御するH8(高速)制御器が第11図に示さ
れている。TIPアドレスは、第15図に示されたよう
な地上インターフェイスポートユニットにおいて各チャ
ンネルをアドレスするための独特のアドレスである。T
IPを選択することにより。
号が示されている。位相制御器は、所与の時間に送信又
は受信機能を行なうために所与のモジュールを選択する
。これらのモジュールは、選択された位相中に制御信号
のみに応答する。バスクロックは、全てのデータ及び全
ての制御ワードのためのタイミングを与える。システム
の機能を制御するH8(高速)制御器が第11図に示さ
れている。TIPアドレスは、第15図に示されたよう
な地上インターフェイスポートユニットにおいて各チャ
ンネルをアドレスするための独特のアドレスである。T
IPを選択することにより。
送信ユニットを通してデータを転送したり或いはT I
Pの受信側のチャンネルを開いて受信器からバスを経
て送られるデータを受信することができる。スタティッ
ク制御バスは、バックグランドのハウスキーピング機能
(例えば、マイクロプロセッサによる各モジュールの状
態の間し及びモードの設定)を実行するのに用いられる
マルチプレクスデータ及びアドレスのバスである。第1
4図に示す信号は、この種のシステムに通常見られる信
号であるが、前記したrTX/RX選択位相」は、任意
の時間に送信及び受(iを行なうのに使用される特定の
モデムを選択するのに用いられる。
Pの受信側のチャンネルを開いて受信器からバスを経
て送られるデータを受信することができる。スタティッ
ク制御バスは、バックグランドのハウスキーピング機能
(例えば、マイクロプロセッサによる各モジュールの状
態の間し及びモードの設定)を実行するのに用いられる
マルチプレクスデータ及びアドレスのバスである。第1
4図に示す信号は、この種のシステムに通常見られる信
号であるが、前記したrTX/RX選択位相」は、任意
の時間に送信及び受(iを行なうのに使用される特定の
モデムを選択するのに用いられる。
他の実施例も当業者に明らかであろう。本発明は、特許
請求の範囲のみによって規定されるものとする。
請求の範囲のみによって規定されるものとする。
第1図は、典型的なTDMA動作におけるデータの流れ
を示す図、 第2図は、TDMA制御器の個々のポートとやり取りさ
れるTDMAバースト及びサブバース1〜の典型的な構
造を示す図、 第3図は、バスを介して単一のTDMAモデムと通信す
るために制御器によって制御される複数のポートより成
る一般のTDMAターミナル構造を示す図、 第4図は、本発明のターミナル制御器の制御のもとて単
一のバスを介して複数のポートが複数のモデムと通信す
るような本発明のTDMAターミナル構造体を示す図、 第5図は、第4図のTDMA制御器のブロック図。 第6図は、特に、本発明の同期に用いられるラフ1−ウ
ェアの両車なフローチャート。 第7図は、本発明の制御マイクロプロセッサに使用され
るマイクロ制御ワードのフィールド指定を示す図、 第8図は、本発明の多モデムターミナルにおいてバース
ト構成体のサブバーストを制御するのに用いられる制御
RAMリンクリストシーケンスを示す図。 第9図は、本発明に用いられるシーケンサのタイミング
図、 第10図は、受信側を示す図、 第11図は、本発明のシーケンサによって行なわれる送
信側の同期処理を示す図、 第12図は、第5図に示された本発明の制御器のシーケ
ンサ設計の態様を示す図、 第13図は、本発明のシーケンサリストの態様を示す図
。 第14図は、本発明の別の実施例において制御サブシス
テムによって発生されるインターフェイス信号を示すブ
ロック図、そして 第15図は、本発明のプロセッサにより多数のモデムと
多数のTIPとの間で信号を搬送するのに使用されるバ
ス構造体を示す図である。 Tl−TN・・・トラヒックバースト R・・・基準バースト 10・・・ポートインターフェイスバス12・・・TD
MA変i!1IiI器 14・・・TDMA復調器 16・・・TDMAターミナル制御器 20・・・制御データバス 22・・・ターミナル制御器 30・・・RAM 32・・・出力バッファ 34・・・両方向性ラッチ 36・・・送信次アドレスランチ 38・・・受信次アドレスラッチ 40・・・マイクロプロセッササブシステム44・・・
カウンタ/デコーダ 50・・・バス 制aRAMフィールド FIG、 8 シンボル クロックタイム 固有ワード検出ノでルス 暴阜固有ワード検出にdり穴!5!iff!I的L′:
公称位aしもっていく割棚ワードの受信(公称設定) 受信側の同期プロセス FIG、10 手続補正書く方式) 特許庁長官 や □ 明 雄 い テ)1、事
件の表示 昭和61年特許願第29(1289号2
、発明の名称 TDMΔターミナルの制御装置3、
補正をする者 事件との関係 出願人 名 称 ティアイダブリュー システムズインコーポ
レーテッド 4、代理人
を示す図、 第2図は、TDMA制御器の個々のポートとやり取りさ
れるTDMAバースト及びサブバース1〜の典型的な構
造を示す図、 第3図は、バスを介して単一のTDMAモデムと通信す
るために制御器によって制御される複数のポートより成
る一般のTDMAターミナル構造を示す図、 第4図は、本発明のターミナル制御器の制御のもとて単
一のバスを介して複数のポートが複数のモデムと通信す
るような本発明のTDMAターミナル構造体を示す図、 第5図は、第4図のTDMA制御器のブロック図。 第6図は、特に、本発明の同期に用いられるラフ1−ウ
ェアの両車なフローチャート。 第7図は、本発明の制御マイクロプロセッサに使用され
るマイクロ制御ワードのフィールド指定を示す図、 第8図は、本発明の多モデムターミナルにおいてバース
ト構成体のサブバーストを制御するのに用いられる制御
RAMリンクリストシーケンスを示す図。 第9図は、本発明に用いられるシーケンサのタイミング
図、 第10図は、受信側を示す図、 第11図は、本発明のシーケンサによって行なわれる送
信側の同期処理を示す図、 第12図は、第5図に示された本発明の制御器のシーケ
ンサ設計の態様を示す図、 第13図は、本発明のシーケンサリストの態様を示す図
。 第14図は、本発明の別の実施例において制御サブシス
テムによって発生されるインターフェイス信号を示すブ
ロック図、そして 第15図は、本発明のプロセッサにより多数のモデムと
多数のTIPとの間で信号を搬送するのに使用されるバ
ス構造体を示す図である。 Tl−TN・・・トラヒックバースト R・・・基準バースト 10・・・ポートインターフェイスバス12・・・TD
MA変i!1IiI器 14・・・TDMA復調器 16・・・TDMAターミナル制御器 20・・・制御データバス 22・・・ターミナル制御器 30・・・RAM 32・・・出力バッファ 34・・・両方向性ラッチ 36・・・送信次アドレスランチ 38・・・受信次アドレスラッチ 40・・・マイクロプロセッササブシステム44・・・
カウンタ/デコーダ 50・・・バス 制aRAMフィールド FIG、 8 シンボル クロックタイム 固有ワード検出ノでルス 暴阜固有ワード検出にdり穴!5!iff!I的L′:
公称位aしもっていく割棚ワードの受信(公称設定) 受信側の同期プロセス FIG、10 手続補正書く方式) 特許庁長官 や □ 明 雄 い テ)1、事
件の表示 昭和61年特許願第29(1289号2
、発明の名称 TDMΔターミナルの制御装置3、
補正をする者 事件との関係 出願人 名 称 ティアイダブリュー システムズインコーポ
レーテッド 4、代理人
Claims (6)
- (1)時分割多アクセス(TDMA)ターミナルにおい
て、複数の地上インターフェイスポートと、搬送波にプ
リアンブル及びポートデータを変調しそして搬送波から
このデータを復調する複数のTDMA変調器及び復調器
とを具備し、上記インターフェイスポート並びに変調器
及び復調器は共通のバス構成体を経て完全に相互接続さ
れ、更に、上記共通バスを経て上記変調器及び復調器へ
至る上記データの流れをシーケンシングする手段を含む
TDMAターミナル制御装置を具備したことを特徴とす
るTDMAターミナル。 - (2)複数のポートに向けられるサブバーストを含む完
全なTDMAバーストを通信するためのものにおいて、
上記シーケンシング手段は、各々の上記ポートを選択的
に作動する手段を備えた特許請求の範囲第1項に記載の
ターミナル。 - (3)上記シーケンシング手段は、送信及び受信を行な
うために上記ポートの各々を別々に選択的に作動する特
許請求の範囲第2項に記載のターミナル。 - (4)上記シーケンシング手段は、更に、各送信フレー
ム中に上記ポートを上記バスに接続するようにクロック
タイミング信号及びポートアドレス信号を上記ポートに
繰返し供給する手段を備えている特許請求の範囲第2項
に記載のターミナル。 - (5)上記シーケンシング手段は、各時間フレーム中に
、ゼロアドレスを上記ポートに送信し、上記ポート及び
送信/受信ユニットへのバスアクセスを作動不能にする
ための手段を備えている特許請求の範囲第4項に記載の
ターミナル。 - (6)上記シーケンシング手段は、制御位相信号の別々
の送信及び受信リストを形成する手段と、更に別の位相
カウント信号を発生することにより上記位相信号の発生
時間を制御する手段とを備えた特許請求の範囲第5項に
記載のターミナル。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US80561685A | 1985-12-06 | 1985-12-06 | |
US805616 | 1985-12-06 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62194749A true JPS62194749A (ja) | 1987-08-27 |
JPH0716167B2 JPH0716167B2 (ja) | 1995-02-22 |
Family
ID=25192040
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61290289A Expired - Lifetime JPH0716167B2 (ja) | 1985-12-06 | 1986-12-05 | Tdmaタ−ミナルの制御装置 |
Country Status (5)
Country | Link |
---|---|
EP (1) | EP0227341B1 (ja) |
JP (1) | JPH0716167B2 (ja) |
AT (1) | ATE86418T1 (ja) |
DE (1) | DE3687894T2 (ja) |
HK (1) | HK1001830A1 (ja) |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4224473A (en) * | 1978-05-31 | 1980-09-23 | Digital Communications Corporation | TDMA Multiplexer-demultiplexer with multiple ports |
US4355388A (en) * | 1979-09-27 | 1982-10-19 | Communications Satellite Corporation | Microprogrammable TDMA terminal controller |
-
1986
- 1986-12-02 EP EP86309389A patent/EP0227341B1/en not_active Expired - Lifetime
- 1986-12-02 DE DE8686309389T patent/DE3687894T2/de not_active Expired - Fee Related
- 1986-12-02 AT AT86309389T patent/ATE86418T1/de not_active IP Right Cessation
- 1986-12-05 JP JP61290289A patent/JPH0716167B2/ja not_active Expired - Lifetime
-
1998
- 1998-02-05 HK HK98100842A patent/HK1001830A1/xx not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
DE3687894T2 (de) | 1993-09-23 |
EP0227341B1 (en) | 1993-03-03 |
DE3687894D1 (de) | 1993-04-08 |
JPH0716167B2 (ja) | 1995-02-22 |
EP0227341A3 (en) | 1988-09-21 |
HK1001830A1 (en) | 1998-07-10 |
ATE86418T1 (de) | 1993-03-15 |
EP0227341A2 (en) | 1987-07-01 |
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