JPS6218767A - 縦形半導体装置及びその製造方法 - Google Patents
縦形半導体装置及びその製造方法Info
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- JPS6218767A JPS6218767A JP60157819A JP15781985A JPS6218767A JP S6218767 A JPS6218767 A JP S6218767A JP 60157819 A JP60157819 A JP 60157819A JP 15781985 A JP15781985 A JP 15781985A JP S6218767 A JPS6218767 A JP S6218767A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、縦形半導体装U及びその製造方法に関し、特
に、スイッチングあるいは増幅を目的とした縦形電界効
果トランジスタに適した縦形半導体装t1及びその製造
方法に関するものである。
に、スイッチングあるいは増幅を目的とした縦形電界効
果トランジスタに適した縦形半導体装t1及びその製造
方法に関するものである。
従来の技術
MIS型半導体装置のうち特に従来のMOSFETは、
低耐圧、低辺カデバイスと考えられていたが、ここ数年
間の半導体製造技術、あるいは回路設計技術等の発展に
ともない、高耐圧、大電力設計が可す目となシ、現在で
は・ぞワ〜デバイスとしてその地位を確保するに至って
いる。
低耐圧、低辺カデバイスと考えられていたが、ここ数年
間の半導体製造技術、あるいは回路設計技術等の発展に
ともない、高耐圧、大電力設計が可す目となシ、現在で
は・ぞワ〜デバイスとしてその地位を確保するに至って
いる。
そこで高耐圧パワーMO5FETの代表的なものとして
、(1)オフセットゲート構造、(21V −GroO
ve あるいはu−Groove 構造、(3)
D S A(Dlffusitlon Self−Al
ignment) 構造等が知られているが、このう
ち構造技術、高性能化に有利な従来のDSA構造パワー
MO5FET(以下DSA−MO9)のAI ’v;1
極形成後の平面図と、平面図のA A’ 方向の断面
構造図を添付図面の第6図(A)及び(B)にそれぞれ
示している。また、このDSA−MOSの製造プロセス
工程を第1図(Al−(F)に示している。
、(1)オフセットゲート構造、(21V −GroO
ve あるいはu−Groove 構造、(3)
D S A(Dlffusitlon Self−Al
ignment) 構造等が知られているが、このう
ち構造技術、高性能化に有利な従来のDSA構造パワー
MO5FET(以下DSA−MO9)のAI ’v;1
極形成後の平面図と、平面図のA A’ 方向の断面
構造図を添付図面の第6図(A)及び(B)にそれぞれ
示している。また、このDSA−MOSの製造プロセス
工程を第1図(Al−(F)に示している。
C)SA−MOSは、二重拡散により、チャンネルを形
成するもので格子状のダート多結晶シリコンを極6に囲
まれた同一の拡散窓によりチャンネル領域形成の不純物
拡散(P型半導体層4)とソース領域形成の不純物拡散
(n+型型半体体層8をおこなっているのが特長である
。チャンネル長はP型半導体N4とn 半導体層8の拡
散深さの差で決まっているので、数ミクロン以下の極め
て短いチャンネル領域を形成できる。ソース1tkは計
型半導体層のソース領域8とチャンネル領域を形成する
P型半導体層4(あるいはP+型半導体層8)と両方に
オーミック接触している。ダート電極形状は格子状のも
のとストライプ状が一般的であるが、ここでは格子状の
ものを図示する。
成するもので格子状のダート多結晶シリコンを極6に囲
まれた同一の拡散窓によりチャンネル領域形成の不純物
拡散(P型半導体層4)とソース領域形成の不純物拡散
(n+型型半体体層8をおこなっているのが特長である
。チャンネル長はP型半導体N4とn 半導体層8の拡
散深さの差で決まっているので、数ミクロン以下の極め
て短いチャンネル領域を形成できる。ソース1tkは計
型半導体層のソース領域8とチャンネル領域を形成する
P型半導体層4(あるいはP+型半導体層8)と両方に
オーミック接触している。ダート電極形状は格子状のも
のとストライプ状が一般的であるが、ここでは格子状の
ものを図示する。
計型半導体基板lがドレイン領域であり、6オンn+構
造となっている。ドレインtkはテング裏面に形成され
ており、ダート−ソース間に正の電圧を加えてチャンネ
ルをオンさせると電流は基板より!方向に流れ、チャン
ネルを通ってソースに流れ込む。
造となっている。ドレインtkはテング裏面に形成され
ており、ダート−ソース間に正の電圧を加えてチャンネ
ルをオンさせると電流は基板より!方向に流れ、チャン
ネルを通ってソースに流れ込む。
以下、従来のDSA−MOSの製造方法を第1図(Al
−(FIに従って説明する。
−(FIに従って説明する。
n+型半導体基板l上にn型エピタキシャル成長層2を
例えば比抵抗70〜23Ω傭、厚み30〜60μm形成
後、表面からP 型半導体層8を形成する。その恢、ダ
ート酸化膜5aを約700θ人形成した様子を第1図(
A)に示す。
例えば比抵抗70〜23Ω傭、厚み30〜60μm形成
後、表面からP 型半導体層8を形成する。その恢、ダ
ート酸化膜5aを約700θ人形成した様子を第1図(
A)に示す。
次に、多結晶シリコン膜6を、例えば6000人堆積後
、選択的にパターンニングし、この多結晶シリコンパタ
ーンをマスクにしてイオン注入を施し、チャンネル領域
のP型半導体JU 4を自己野合的に形成する。この様
子を第1図(8)に示す。
、選択的にパターンニングし、この多結晶シリコンパタ
ーンをマスクにしてイオン注入を施し、チャンネル領域
のP型半導体JU 4を自己野合的に形成する。この様
子を第1図(8)に示す。
続いてフォトエツチング技術にて7オトレジスト7を用
いてソース領域のn 型半導体層形成予定部を選択的に
開口した様子を第1図(C)に示す。
いてソース領域のn 型半導体層形成予定部を選択的に
開口した様子を第1図(C)に示す。
次に、ソース領域のn+型半導体〜8と酸化膜5bを形
成しく第1図(I))に示す。)、その上にCVO法に
て形成したPSG膜5Cを約g000に堆積した様子を
第1図(E)に示す。そして各種熱処理を施した後に、
コンタクトホールを開口しAe電極9を形成して完成と
する。この様子を第1図(Flに示す。
成しく第1図(I))に示す。)、その上にCVO法に
て形成したPSG膜5Cを約g000に堆積した様子を
第1図(E)に示す。そして各種熱処理を施した後に、
コンタクトホールを開口しAe電極9を形成して完成と
する。この様子を第1図(Flに示す。
発明が解決しようとする問題点
一般的に、MOS FETは少数キャリアの蓄積がな
いため高速スイッチングが可能で負の温度特性のため熱
的安定性が高いほど大電力用素子として長所を持ってい
る反面、・々イポーラトランジスタと比較して多数キャ
リア素子であるため高耐圧化と大電力化の相反関係が著
しく高耐圧化に必要な基板抵抗島がそのまま飽和電圧の
上昇に結びつき、同一チップ面積ではオン抵抗が大きく
なるという欠点があった。これを解決するためにはFE
Tの電流通路の抵抗、特にドレイン抵抗の低減をはかる
ことが必要である。これはいかにドレインの面積効率を
あげるかということで微細加工技術を駆使して最良)J
?ターン設計をおこなう必要がある。これらを満足させ
る構造として一般的には、DSA−MOSが採用されて
いる。
いため高速スイッチングが可能で負の温度特性のため熱
的安定性が高いほど大電力用素子として長所を持ってい
る反面、・々イポーラトランジスタと比較して多数キャ
リア素子であるため高耐圧化と大電力化の相反関係が著
しく高耐圧化に必要な基板抵抗島がそのまま飽和電圧の
上昇に結びつき、同一チップ面積ではオン抵抗が大きく
なるという欠点があった。これを解決するためにはFE
Tの電流通路の抵抗、特にドレイン抵抗の低減をはかる
ことが必要である。これはいかにドレインの面積効率を
あげるかということで微細加工技術を駆使して最良)J
?ターン設計をおこなう必要がある。これらを満足させ
る構造として一般的には、DSA−MOSが採用されて
いる。
しかしながら、従来のDSA−MO!3 FETは、
かならずしも最適とはかぎらない。かぎられたシリコン
チップ面積内に電流通路つまりチャンネル幅を長くある
いはせまく得られるよう多結晶シリコンパターンやチャ
ンネル領域の形成に種々の工夫が必要である。チャンネ
ル幅を長く得ることによって、ドレイン電流を大きく得
ることが可能で、しかも大電流領域での相互コンダクタ
ンスtm も大きく得られる。これらがしいてはオン
抵抗の低減化を可能にする要因であるだめ、いかにして
限られた面積内で、チャンネル幅を長く得又チャンネル
長をせまく形成するかが最大の目標であった。
かならずしも最適とはかぎらない。かぎられたシリコン
チップ面積内に電流通路つまりチャンネル幅を長くある
いはせまく得られるよう多結晶シリコンパターンやチャ
ンネル領域の形成に種々の工夫が必要である。チャンネ
ル幅を長く得ることによって、ドレイン電流を大きく得
ることが可能で、しかも大電流領域での相互コンダクタ
ンスtm も大きく得られる。これらがしいてはオン
抵抗の低減化を可能にする要因であるだめ、いかにして
限られた面積内で、チャンネル幅を長く得又チャンネル
長をせまく形成するかが最大の目標であった。
そこで、従来スイッチング電源等に用いられている高耐
圧・臂ワーMO3FETのダート、多結晶シリコンパタ
ーンを検討してみるとtlとんどが四角の格子形状をし
ている。第6図(Atの従来実施例の平面図を見てみる
と、ソースn+領域から他のソースn十領域までのr−
4多結晶シリコンの長さはelとe2である。当然のと
と<g、よりもg2の方がメゴ倍長いことになる。定め
られた面積内にソースn 領域とダート多結晶シリコン
ノぞターン(チャンネル幅)を多く集積するには、上記
e。
圧・臂ワーMO3FETのダート、多結晶シリコンパタ
ーンを検討してみるとtlとんどが四角の格子形状をし
ている。第6図(Atの従来実施例の平面図を見てみる
と、ソースn+領域から他のソースn十領域までのr−
4多結晶シリコンの長さはelとe2である。当然のと
と<g、よりもg2の方がメゴ倍長いことになる。定め
られた面積内にソースn 領域とダート多結晶シリコン
ノぞターン(チャンネル幅)を多く集積するには、上記
e。
と12Fi等しいことが望ましい。チャンネル領域1d
f−ト多結晶シリコンパターンのエツジ部にそって存在
するためチャンネル幅を大きく得るにはg、=e2ノ方
カ良く、l、 トロ2テは12−1).相当の余分な面
積をダート多結晶シリコンが占めるためである。このこ
とはしいてはダート面積を広め、スイッチングスピード
の妨げとなるドレイン・ダート間容量を増大させる原因
にもなる。
f−ト多結晶シリコンパターンのエツジ部にそって存在
するためチャンネル幅を大きく得るにはg、=e2ノ方
カ良く、l、 トロ2テは12−1).相当の余分な面
積をダート多結晶シリコンが占めるためである。このこ
とはしいてはダート面積を広め、スイッチングスピード
の妨げとなるドレイン・ダート間容量を増大させる原因
にもなる。
又、チャンネル幅を増大させるため各パターンの微細化
をすることが一般的によく知られている。
をすることが一般的によく知られている。
当然のごとくダート多結晶シリコン・リーンとソース領
域は縮小されその分多くのチャンネル幅が増大できる。
域は縮小されその分多くのチャンネル幅が増大できる。
しかしながら、従来の四角形の格子形状を持つダート多
結晶シリコンパターンではドレイン電流容量の割合と比
較してソース″it極開口部が多すぎる傾向にある。微
細化によって独立したチャンネル領域は、故多く形成で
きるが、結局微細化によってチャンネル幅が大きく得ら
れる7つのセル内のチャンネル16は小さい。つt、b
同じ条件でM OS *−作させた場合、チャンネル幅
の小さい方が電流容量が小さいにもかかわらずソース領
域のi%取り出し開口部は数多く存在することになる。
結晶シリコンパターンではドレイン電流容量の割合と比
較してソース″it極開口部が多すぎる傾向にある。微
細化によって独立したチャンネル領域は、故多く形成で
きるが、結局微細化によってチャンネル幅が大きく得ら
れる7つのセル内のチャンネル16は小さい。つt、b
同じ条件でM OS *−作させた場合、チャンネル幅
の小さい方が電流容量が小さいにもかかわらずソース領
域のi%取り出し開口部は数多く存在することになる。
周知のとと(MOS FETはバイポーラ型トランジ
スタと比較して熱暴走が少なく従って必要以上のソース
電極取り出し開口部は不鰻である。その分チャンネル領
域を数多く形成しチャンネル幅を長く得ることが可能な
適切なパターン配置をおこなう必要がある。
スタと比較して熱暴走が少なく従って必要以上のソース
電極取り出し開口部は不鰻である。その分チャンネル領
域を数多く形成しチャンネル幅を長く得ることが可能な
適切なパターン配置をおこなう必要がある。
次に、スイッチングスピードを向上させる要因の一つに
チャンネル長をせまく形成する方法がある。このチャン
ネル長は、チャンネル領域のP型半導体層4と、ソース
n+型半導体#8の拡散の深さの差で決定される。しか
しながら、スイッチングスピードを考えると次の条件を
みたす必要がある。
チャンネル長をせまく形成する方法がある。このチャン
ネル長は、チャンネル領域のP型半導体層4と、ソース
n+型半導体#8の拡散の深さの差で決定される。しか
しながら、スイッチングスピードを考えると次の条件を
みたす必要がある。
一般的に、ドレイン電流は、ソースn 型半導体層8か
らチャンネル領域のP型半導体層4を通ってn型エピタ
キシャル42から縦方向へn 型半導体基板lのドレイ
ン領域へ流れ基板表面のドレインN極から取り出される
。したがって、ドレイン電流は、チャンネル領域を形成
しているP型半導体基板間を通って流れる。そのため、
P型半導体層4が深く形成された場合、該P型半導体ノ
ー14が?−)多結晶シリコン6を間に対抗して形成さ
れているので上記ドレイン電流の流通路が狭まく形成さ
れ、電流通路が抵抗分を持ちこれがしいてはオン抵抗を
増加する原因にもなる。その他、前記チャンネル領域を
形成しているP型半導体層4を深く形成することによっ
て、まず、r−ト多結晶シリコン6との重なる領域が多
くなる。周知のごとく、f−)絶縁膜5aは、従来では
5OOA〜/コ00Aと極く薄く形成されており、した
がって、当然のごとく、ダート・ソース間の容量が増大
し、スイッチングスピードの妨げになることが明らかで
ある。そこでチャンネル領域を形成しているP型半導体
層4をできるだけ浅く形成し、それにともなってソース
n 型半導体層も浅く形成することによって、チャンネ
ル長の狭い、スイッチングスピードの速いDSA−MO
S FETが可能である。
らチャンネル領域のP型半導体層4を通ってn型エピタ
キシャル42から縦方向へn 型半導体基板lのドレイ
ン領域へ流れ基板表面のドレインN極から取り出される
。したがって、ドレイン電流は、チャンネル領域を形成
しているP型半導体基板間を通って流れる。そのため、
P型半導体層4が深く形成された場合、該P型半導体ノ
ー14が?−)多結晶シリコン6を間に対抗して形成さ
れているので上記ドレイン電流の流通路が狭まく形成さ
れ、電流通路が抵抗分を持ちこれがしいてはオン抵抗を
増加する原因にもなる。その他、前記チャンネル領域を
形成しているP型半導体層4を深く形成することによっ
て、まず、r−ト多結晶シリコン6との重なる領域が多
くなる。周知のごとく、f−)絶縁膜5aは、従来では
5OOA〜/コ00Aと極く薄く形成されており、した
がって、当然のごとく、ダート・ソース間の容量が増大
し、スイッチングスピードの妨げになることが明らかで
ある。そこでチャンネル領域を形成しているP型半導体
層4をできるだけ浅く形成し、それにともなってソース
n 型半導体層も浅く形成することによって、チャンネ
ル長の狭い、スイッチングスピードの速いDSA−MO
S FETが可能である。
しかしながら、前!i1′1チャンネル領域を形成して
いるP型半導体層4を浅く形成し、チャンネル長を狭く
することKよって、次の新たな間1)’li!が生じて
来る。まず、MO5@作した際、チャンネル領域を形成
しているP型半導体層4からドレイン領域のn型エピタ
キシャル層z側へ空乏層が広がる。
いるP型半導体層4を浅く形成し、チャンネル長を狭く
することKよって、次の新たな間1)’li!が生じて
来る。まず、MO5@作した際、チャンネル領域を形成
しているP型半導体層4からドレイン領域のn型エピタ
キシャル層z側へ空乏層が広がる。
それと同じに、P型半導体層4内にも空乏層が広がる。
この空乏層は半導体層又は拡散層の濃度が低いほど広が
りやすく、又、ドレイン電圧が嶌いほど広がる。したが
って当然の如く、濃度の低いドレイ79AHのn型エピ
タキシャル層側へ空乏層は多く広がる。しかしながら、
DSA構造、を持つMO9型FETの場合、チャンネル
領域がたがいに対抗して形成されているため両方から空
乏層が広がシ合い、ちょうどダート多結晶シリコン電極
の真中付近のドレイン領域でぶつかシ合うため、ソース
・ドレイン間ブレークダウン電圧を大きく得るだめのさ
またげとならない。一方P型半導体層4側では、ドレイ
ン電圧をどんどん高くして行くことによって、チャンネ
ル領域を形成しているP型半導体層4内の空乏層はどん
どん広がり、ソースn 型半導体層8へとどいてしまう
。これがいわゆるパンチスルー現象である。この時点で
すでにソース・ドレイン間の電圧はブレークダウンして
しまう。つまシチャンネル長が狭いため空乏層がn 型
半導体層8へすぐに到達してしまうのでバルクの特性で
決まるブレークダウン電圧よりも小さい値でブレークダ
ウンしてしまう。特に、チャンネル幅を長く得るため、
ダート多結晶シリコンパターンを微細化しなければなら
ず、それにともなってチャンネル形成のP型半導体層の
浅い拡散が必要となって来る。当然、ダート多結晶シリ
コンパターン間も細く、長いパターンを多く形成するた
め、パンチスルー現象は、このような部分に生じやすい
。
りやすく、又、ドレイン電圧が嶌いほど広がる。したが
って当然の如く、濃度の低いドレイ79AHのn型エピ
タキシャル層側へ空乏層は多く広がる。しかしながら、
DSA構造、を持つMO9型FETの場合、チャンネル
領域がたがいに対抗して形成されているため両方から空
乏層が広がシ合い、ちょうどダート多結晶シリコン電極
の真中付近のドレイン領域でぶつかシ合うため、ソース
・ドレイン間ブレークダウン電圧を大きく得るだめのさ
またげとならない。一方P型半導体層4側では、ドレイ
ン電圧をどんどん高くして行くことによって、チャンネ
ル領域を形成しているP型半導体層4内の空乏層はどん
どん広がり、ソースn 型半導体層8へとどいてしまう
。これがいわゆるパンチスルー現象である。この時点で
すでにソース・ドレイン間の電圧はブレークダウンして
しまう。つまシチャンネル長が狭いため空乏層がn 型
半導体層8へすぐに到達してしまうのでバルクの特性で
決まるブレークダウン電圧よりも小さい値でブレークダ
ウンしてしまう。特に、チャンネル幅を長く得るため、
ダート多結晶シリコンパターンを微細化しなければなら
ず、それにともなってチャンネル形成のP型半導体層の
浅い拡散が必要となって来る。当然、ダート多結晶シリ
コンパターン間も細く、長いパターンを多く形成するた
め、パンチスルー現象は、このような部分に生じやすい
。
又、パンチスルー現象を生じに<<シた一方法として、
従来のDSA−MOS FETは、セル内にP+型半
導体層を、フォトエツチング技術によって形成していた
。しかしながら、この方法においては、次のような欠点
が生じて来る。
従来のDSA−MOS FETは、セル内にP+型半
導体層を、フォトエツチング技術によって形成していた
。しかしながら、この方法においては、次のような欠点
が生じて来る。
まず、フォトリングラフイー技術で、P 型半導体層に
対して位置合せをおこなって、ダート多結晶シリコンパ
ターンを形成するため、ダート多結晶シリコンパターン
によって自己整合的に形成されるチャンネル領域のP型
半導体層下と、自己整合的に形成されないP 型半導体
層の位置関係が不均衡となり、n+型半導体層によって
狭ばめられるP型半導体層(チャンネル領域)が長い部
分と短い部分とが、上記n 型半導体層下に形成される
。よって、狭いP型半導体層が長く形成されている部分
はパンチスルーが起こシやすく、逆に短い部分は高濃度
P+型半導体層の一部がチャンネルP型半導体P4まで
およびMO9型トランジスタの特性で、しきい値電圧の
値に影響をおよぼす。
対して位置合せをおこなって、ダート多結晶シリコンパ
ターンを形成するため、ダート多結晶シリコンパターン
によって自己整合的に形成されるチャンネル領域のP型
半導体層下と、自己整合的に形成されないP 型半導体
層の位置関係が不均衡となり、n+型半導体層によって
狭ばめられるP型半導体層(チャンネル領域)が長い部
分と短い部分とが、上記n 型半導体層下に形成される
。よって、狭いP型半導体層が長く形成されている部分
はパンチスルーが起こシやすく、逆に短い部分は高濃度
P+型半導体層の一部がチャンネルP型半導体P4まで
およびMO9型トランジスタの特性で、しきい値電圧の
値に影響をおよぼす。
又、前記位置合せをする際、合せ誤差を見込んでパター
ンを形成しなけれはならないため、セル面積が増加し、
その分チャンネル幅が減少する。又、P+型半導体層を
フォトV7i乃フィー技術の位置合せをおこなう関係上
、フォトエッチング工程カ多く、しいては生産性向上の
妨げとなる。
ンを形成しなけれはならないため、セル面積が増加し、
その分チャンネル幅が減少する。又、P+型半導体層を
フォトV7i乃フィー技術の位置合せをおこなう関係上
、フォトエッチング工程カ多く、しいては生産性向上の
妨げとなる。
本発明の目的は、前述したような従来技術の問題点を解
消しうる縦形半導体装置及びその製造方法を提供するこ
とである。
消しうる縦形半導体装置及びその製造方法を提供するこ
とである。
問題点を解決するための手段
本発明によれば、第1導電型の第1半導体層の主面に、
第1絶縁膜を介して半導体膜又は導電体膜パターンを有
し、前記第1半導体層中であって、前記第1絶縁膜を介
して前記半導体膜又は導電体膜パターンの一部が基なる
位置に、前記第1半導体層とは逆導電型の第2半導体層
を有し、前記第1絶縁膜を介して該第2半導体層の表面
から前記半導体膜又は導電体膜−やターンの一部が重な
る位置に第1導電型の第3半導体層を有し、前記半導体
膜又は導電体膜パターンを被覆するように第2絶縁膜を
有し、該第2絶縁膜による開口部を有し、該開口部を含
み前記第1絶縁膜上に金Pj4電極膜を有している縦形
半導体装置において、前記半導体1々又は導電体膜パタ
ーンの間における前記WJ/半惠体層の主面には凹溝が
形成されており、前記第Ω半導体層は、前記凹溝の側部
に位置して前記半導体1(′A又は導電体膜パターンの
一部が重なる位置にまで延びる浅い部分と、前記凹溝の
下部に位置して前記第1半導体層の深くまで延び且つ前
記浅い部分の4度よりも高椿度である深い部分とからな
り、前記第3半導体層は、主として前記凹溝の側部と前
記第Ω半導体層の前記浅い部分との間に位置している。
第1絶縁膜を介して半導体膜又は導電体膜パターンを有
し、前記第1半導体層中であって、前記第1絶縁膜を介
して前記半導体膜又は導電体膜パターンの一部が基なる
位置に、前記第1半導体層とは逆導電型の第2半導体層
を有し、前記第1絶縁膜を介して該第2半導体層の表面
から前記半導体膜又は導電体膜−やターンの一部が重な
る位置に第1導電型の第3半導体層を有し、前記半導体
膜又は導電体膜パターンを被覆するように第2絶縁膜を
有し、該第2絶縁膜による開口部を有し、該開口部を含
み前記第1絶縁膜上に金Pj4電極膜を有している縦形
半導体装置において、前記半導体1々又は導電体膜パタ
ーンの間における前記WJ/半惠体層の主面には凹溝が
形成されており、前記第Ω半導体層は、前記凹溝の側部
に位置して前記半導体1(′A又は導電体膜パターンの
一部が重なる位置にまで延びる浅い部分と、前記凹溝の
下部に位置して前記第1半導体層の深くまで延び且つ前
記浅い部分の4度よりも高椿度である深い部分とからな
り、前記第3半導体層は、主として前記凹溝の側部と前
記第Ω半導体層の前記浅い部分との間に位置している。
また、本発明によれば、前述したような構造の縦形半導
体装置の製造方法において、前記第1絶縁膜上に形成し
た半導体膜又は導電体膜を、マスク材料を用いて、その
マスク材料が半導体膜又は導電体膜に対してオーバーハ
ング状となるようにして、エツチングすることによって
前記半導体膜又は導電体膜パターンを形成し、前記オー
パーツ1ング状のマスク材料をマスクとして、前記第1
半導体層を異方性エツチングすることによって前記凹溝
を形成し、前記オーパーツ・ング状のマスク材料をマス
クとして前記第1半導体層とは逆導電型の第、2導電型
イオン注入を行ない、その後熱拡散により前配第2半漂
体層の前記深い部分を形成し、前言1半導体膜又は導電
体膜パターンをマスクとして第2導電型イオン注入を行
なって前記第Ω半導体層の前記浅い部分を形成し、前記
半導体膜又は導電体膜)やターンをマスクとして第1導
電型イオン注入を行なって前記第3半導体層を形成する
。
体装置の製造方法において、前記第1絶縁膜上に形成し
た半導体膜又は導電体膜を、マスク材料を用いて、その
マスク材料が半導体膜又は導電体膜に対してオーバーハ
ング状となるようにして、エツチングすることによって
前記半導体膜又は導電体膜パターンを形成し、前記オー
パーツ1ング状のマスク材料をマスクとして、前記第1
半導体層を異方性エツチングすることによって前記凹溝
を形成し、前記オーパーツ・ング状のマスク材料をマス
クとして前記第1半導体層とは逆導電型の第、2導電型
イオン注入を行ない、その後熱拡散により前配第2半漂
体層の前記深い部分を形成し、前言1半導体膜又は導電
体膜パターンをマスクとして第2導電型イオン注入を行
なって前記第Ω半導体層の前記浅い部分を形成し、前記
半導体膜又は導電体膜)やターンをマスクとして第1導
電型イオン注入を行なって前記第3半導体層を形成する
。
実施例
次に、添付図面の特に、第1図から第3図に基づいて本
発明の実施例について本発明をよシ詳細に説明する。
発明の実施例について本発明をよシ詳細に説明する。
第1図は、本発明の一実施例を示すものであり、第1図
は、Ae(アルミニウム)′電極形成後のDSA M
OS FETの平面図である。
は、Ae(アルミニウム)′電極形成後のDSA M
OS FETの平面図である。
この装置は、n 半導体基板1上にn型エピタキシャル
成長層(第1半導体層)2が形成され、この第1半導体
層2の主面に絶縁酸化膜(第1絶縁膜)5aを介して多
結晶シリコン(又は誘電体膜)−4ターン6Cが形成さ
れ、第1半導体層2中であって前記第1絶縁膜5aを介
して前記半導体膜パターン6Cの一部が重なる位置に前
記第1半導体層2とは逆導電型であるP型の半導体層(
第Ω半導体層の浅い部分)4が形成され、該第−半導体
層4の表面であって前記第1絶縁膜5aを介して前記導
電体脆ノ臂ターン6Cの一部が重なる位置に計型半導体
層(第3半導体層)8が形成され、前記導電体膜パター
ンOcを被接するように絶縁酸化膜(第2絶縁膜)5c
が形成され、該第2絶縁膜5cによる開口部1)が形成
され、該開口部1)を含み前記第1絶縁膜上d上にAl
l ′ft極膜(金属電極膜)9が形成されてなシ、前
記導電体膜パターン6で囲まれると共に前記第1半導体
層2の表面に形成された第2半導体層パターン4の平面
形状は第1図に示す如く、gつの辺を持つg角形の半導
体層パターン4A 、48.4Cと、この3つのg角形
半導体湘パターンの相隣シ合う一辺間同志を結ぶ連結用
半導体J% パターン4D。
成長層(第1半導体層)2が形成され、この第1半導体
層2の主面に絶縁酸化膜(第1絶縁膜)5aを介して多
結晶シリコン(又は誘電体膜)−4ターン6Cが形成さ
れ、第1半導体層2中であって前記第1絶縁膜5aを介
して前記半導体膜パターン6Cの一部が重なる位置に前
記第1半導体層2とは逆導電型であるP型の半導体層(
第Ω半導体層の浅い部分)4が形成され、該第−半導体
層4の表面であって前記第1絶縁膜5aを介して前記導
電体脆ノ臂ターン6Cの一部が重なる位置に計型半導体
層(第3半導体層)8が形成され、前記導電体膜パター
ンOcを被接するように絶縁酸化膜(第2絶縁膜)5c
が形成され、該第2絶縁膜5cによる開口部1)が形成
され、該開口部1)を含み前記第1絶縁膜上d上にAl
l ′ft極膜(金属電極膜)9が形成されてなシ、前
記導電体膜パターン6で囲まれると共に前記第1半導体
層2の表面に形成された第2半導体層パターン4の平面
形状は第1図に示す如く、gつの辺を持つg角形の半導
体層パターン4A 、48.4Cと、この3つのg角形
半導体湘パターンの相隣シ合う一辺間同志を結ぶ連結用
半導体J% パターン4D。
4Eによって連続的に形成され、該連結用半導体層14
ターン4D、4Eはg角形半導体層ノ(ターンよりも細
く形成されている。図において10がダート多結晶シリ
コン膜開口部(セル)であり、1)がソース電極取り出
し開口部である。尚、ソース用AI ’&極9はソース
n 領域8とチャンネル領域を形成するP型中導体層4
と共にこのチャンネルP型半導体層4とオーミック接触
しているP+型半導体層8(第2半導体層の深い部分)
の双方に電気的に接続されている。ここで各セル10間
の辺間の距離l、と角部間の距離e2 の関係はff1
#1)2となるように設定されている。
ターン4D、4Eはg角形半導体層ノ(ターンよりも細
く形成されている。図において10がダート多結晶シリ
コン膜開口部(セル)であり、1)がソース電極取り出
し開口部である。尚、ソース用AI ’&極9はソース
n 領域8とチャンネル領域を形成するP型中導体層4
と共にこのチャンネルP型半導体層4とオーミック接触
しているP+型半導体層8(第2半導体層の深い部分)
の双方に電気的に接続されている。ここで各セル10間
の辺間の距離l、と角部間の距離e2 の関係はff1
#1)2となるように設定されている。
コ個のg角形半導体層パターン4A、4Bの相隣シ合う
一辺間に7個の連結用半導体層パターン4D、4Eを配
置して連続的に形成し、そしてセル配列を交互にして決
められた面積内にダート多結晶シリコンパターンのエツ
ジを長く設計できる、つまシチャンネル幅を大きく設計
できるようにしている。
一辺間に7個の連結用半導体層パターン4D、4Eを配
置して連続的に形成し、そしてセル配列を交互にして決
められた面積内にダート多結晶シリコンパターンのエツ
ジを長く設計できる、つまシチャンネル幅を大きく設計
できるようにしている。
第2図(A)〜(G)に本発明によるDSA MO3
FETの試作工程の断面図を示す。以下、第2図を参照
して、本発明の製造方法の実施例について説明する。
FETの試作工程の断面図を示す。以下、第2図を参照
して、本発明の製造方法の実施例について説明する。
まず、計型半道体基板1上にそれよりも低濃度のn型エ
ピタキシャル層2を形成し、その表面に例えば厚さ!0
0A程にのダート酸化膜5aを形成する。この様子を第
2図(A)に示す。
ピタキシャル層2を形成し、その表面に例えば厚さ!0
0A程にのダート酸化膜5aを形成する。この様子を第
2図(A)に示す。
続いて、ノンドーグの多結晶シリコン6aをたとえば7
0θOA程形成し、フォトレジスト7を用いたフォトエ
ツチング技術によって選択的にパターニングする。尚こ
の際多結晶シリコン6aは、フォトレゾストアをマスク
にフレオン系の等方ドライエツチングをおこないフォト
レジストと多結晶シリコン間はオーバーハング状に形成
する。この状態を第、2図(Blに示す。
0θOA程形成し、フォトレジスト7を用いたフォトエ
ツチング技術によって選択的にパターニングする。尚こ
の際多結晶シリコン6aは、フォトレゾストアをマスク
にフレオン系の等方ドライエツチングをおこないフォト
レジストと多結晶シリコン間はオーバーハング状に形成
する。この状態を第、2図(Blに示す。
その後、オーバーハング状のフォトレノストアをマスク
に、酸化膜5aとn型エピタキシャル層2をリアクティ
ブイオンエツチングして約/μm深さの断面方形の凹溝
3bを形成し、更に、P十型不純物8aをイオン注入す
る。この状態を、第2図(clに示す。
に、酸化膜5aとn型エピタキシャル層2をリアクティ
ブイオンエツチングして約/μm深さの断面方形の凹溝
3bを形成し、更に、P十型不純物8aをイオン注入す
る。この状態を、第2図(clに示す。
続いてフォトレジスト7を酸素プラズマにて除去後、P
型半導体層3を、例えば、/ 、、200℃の熱処理
拡散にて形成する。この状態を第2図(Diに示してい
る。
型半導体層3を、例えば、/ 、、200℃の熱処理
拡散にて形成する。この状態を第2図(Diに示してい
る。
このようにして形成されたP 型半導体島3は、フォト
レジスト7のオーバーハングをインプラマスクとしてい
るのと、n型エピタキシャル層2を異方性的にエツチン
グして約/μ程の深さの凹溝を形成していることとのた
め、縦方向の拡散長と比較して横方向の拡散長は広がら
ず短い。従って、P+型半導体層8は深く形成されるが
、その横方向の広がりは、多結晶シリコーン膜6aのパ
ターンエツジの下まで達しないようにすることができる
。
レジスト7のオーバーハングをインプラマスクとしてい
るのと、n型エピタキシャル層2を異方性的にエツチン
グして約/μ程の深さの凹溝を形成していることとのた
め、縦方向の拡散長と比較して横方向の拡散長は広がら
ず短い。従って、P+型半導体層8は深く形成されるが
、その横方向の広がりは、多結晶シリコーン膜6aのパ
ターンエツジの下まで達しないようにすることができる
。
次に、第2図(E)に示すように、多結晶シリコン膜6
aをマスクに、pm半導体1m (第2半導体層の深い
部分)8よりも低濃度なP型半導体N4を形成すべく、
P型不純物イオン注入を行ない、続いて熱拡散を行ない
、多結晶シリコン膜6aのパターンエツジ部の下にP型
半導体層(第2半導体層の浅い部分)4の一部が重なる
ように浅く形成する。よって、この熱拡散による浅いP
型半導体層4がこの半導体装置の特性や性能を決めてい
る。つまり、P型不純物イオンのドー、ge量(7i1
)度)にて、しきい値電圧を決め、P型半導体層令の拡
散長でチャンネル幅を決定している。
aをマスクに、pm半導体1m (第2半導体層の深い
部分)8よりも低濃度なP型半導体N4を形成すべく、
P型不純物イオン注入を行ない、続いて熱拡散を行ない
、多結晶シリコン膜6aのパターンエツジ部の下にP型
半導体層(第2半導体層の浅い部分)4の一部が重なる
ように浅く形成する。よって、この熱拡散による浅いP
型半導体層4がこの半導体装置の特性や性能を決めてい
る。つまり、P型不純物イオンのドー、ge量(7i1
)度)にて、しきい値電圧を決め、P型半導体層令の拡
散長でチャンネル幅を決定している。
次に、第2図(Flに示すように、フォトエツチング技
術によってセル内に選択的にソースn+型半導体層(第
3半導体r@)を形成するため、計型不純物8aをイオ
ン注入を行なう。
術によってセル内に選択的にソースn+型半導体層(第
3半導体r@)を形成するため、計型不純物8aをイオ
ン注入を行なう。
その後、第2図(G)に示すように、熱処理を行ない極
薄い酸化膜5bを形成した後、CVO法にてPSGl1
5cを約Sθ00A程度の厚さに形成し、その後、例え
ば1oso℃の熱処理にてn生型半導体層8を拡散形成
し、その後、各領域の電極取シ出し開口部1)を形成し
、例えば、約qμrlL程度の厚さのAl 金篇膜9を
形成しFETを完成する。
薄い酸化膜5bを形成した後、CVO法にてPSGl1
5cを約Sθ00A程度の厚さに形成し、その後、例え
ば1oso℃の熱処理にてn生型半導体層8を拡散形成
し、その後、各領域の電極取シ出し開口部1)を形成し
、例えば、約qμrlL程度の厚さのAl 金篇膜9を
形成しFETを完成する。
次に、第3図は、本発明による製造方法の他の実施例に
よって形成されたO3A MOS FETの概略断
面構造を示している。この実施例のものは、特に高耐圧
を要する素子に適したもので、P+型半導体層を深く形
成するのによい。第2図(B)では、酸化膜5a上の多
結晶シリコン6aを、フォトレジスト膜7をマスクに選
択的にエツチングしたのであるが、第3図の実施例の製
造方法では、フォトレジスト7に代えてc v o 膜
をマスクとして多結晶シリコン膜を選択的にエツチング
する。
よって形成されたO3A MOS FETの概略断
面構造を示している。この実施例のものは、特に高耐圧
を要する素子に適したもので、P+型半導体層を深く形
成するのによい。第2図(B)では、酸化膜5a上の多
結晶シリコン6aを、フォトレジスト膜7をマスクに選
択的にエツチングしたのであるが、第3図の実施例の製
造方法では、フォトレジスト7に代えてc v o 膜
をマスクとして多結晶シリコン膜を選択的にエツチング
する。
砂いて、第2図(C+の工程に対応する工程として、C
VD膜をマスクに、薄い酸化膜5δをリアクティブイオ
ンエツチングし、該酸化膜5aをマスクにn型エピタキ
シャル層2を、例えば、KO’Hにて断面U字形の凹溝
8Cが形成されるように異方性エツチングし、P 型不
純物イオン注入を行なう。以後の工程は、第2図に関し
て説明した工程と同じであるので繰り返し説明しない。
VD膜をマスクに、薄い酸化膜5δをリアクティブイオ
ンエツチングし、該酸化膜5aをマスクにn型エピタキ
シャル層2を、例えば、KO’Hにて断面U字形の凹溝
8Cが形成されるように異方性エツチングし、P 型不
純物イオン注入を行なう。以後の工程は、第2図に関し
て説明した工程と同じであるので繰り返し説明しない。
この第3図の実20例は、凹溝を■字形断面形状とした
ことにより、凸凹を少なくできるという効果もある。
ことにより、凸凹を少なくできるという効果もある。
また、前述の実施例では、オーバーハングを形成するの
はフォトレジスト膜又はPSG膜であったが、これは、
PSGとフォトレゾスト、あるいはPSGと513N4
.さらKはフォトン・シスト等2層や1.3層構造のも
のを用いてもよい。まだ、前述した実施例では、@結晶
シリコン膜6aを用いたのであるが、この代シに、モリ
ブデンシリサイド、タングステンシリサイド等の全極シ
リサイドはもちろんのこと、モリブデン、白金、Nl
、 Cr等の高融点金属や、アモルファスシリコンを用
いてもよい。
はフォトレジスト膜又はPSG膜であったが、これは、
PSGとフォトレゾスト、あるいはPSGと513N4
.さらKはフォトン・シスト等2層や1.3層構造のも
のを用いてもよい。まだ、前述した実施例では、@結晶
シリコン膜6aを用いたのであるが、この代シに、モリ
ブデンシリサイド、タングステンシリサイド等の全極シ
リサイドはもちろんのこと、モリブデン、白金、Nl
、 Cr等の高融点金属や、アモルファスシリコンを用
いてもよい。
また、第1図に示した実施例0DAS MOSFET
では、P型及びP 型半導体層(第λ半導体層)は、被
数個分維して形成され、多結晶シリ。
では、P型及びP 型半導体層(第λ半導体層)は、被
数個分維して形成され、多結晶シリ。
コンパターン(半導体膜又は導電体膜パターン)6Cで
囲まれると共にnfi半導体基体(第1半導体層)の主
面に形成される各P型及びP+型半導体層の平面形状は
、3個のg角形状の半導体層パターン部4A、4B、4
Cと、これら3個のg角形状の半導体JvJハターン部
の相隣シ合う辺間を連結する2個の連結用半導体層パタ
ーン部4D。
囲まれると共にnfi半導体基体(第1半導体層)の主
面に形成される各P型及びP+型半導体層の平面形状は
、3個のg角形状の半導体層パターン部4A、4B、4
Cと、これら3個のg角形状の半導体JvJハターン部
の相隣シ合う辺間を連結する2個の連結用半導体層パタ
ーン部4D。
4εとからなるようなものとされたのであるが、本発明
は、これに限らず、各P型及びP 型半導体層の平面形
状は、2個のg角形状の半導体層パターン部とこれら2
個のg角形状の半導体WIハターン部の相隣り合う辺間
を連結する7例の連結用半導体Jtjノ4’ターン部と
からなるようなものとされてもよい。更に1第ダ図に示
すように、各P型及びP+型半導体層の平面形状は、2
個の6角形の半導体f@膜パターンF 、4Gの相隣り
合う一辺間を連結用半導体ノ酌パターン4Hで結んだよ
うなものとされてもよい。更にまた、第3図に示すよう
に、各P型及びP+型半導体71運の平面形状は、コ個
の四角形半導体層パターン41,4Jの相@シ合う一辺
間を連結用半導体島パターン4にで結んだようなものと
されてもよい。
は、これに限らず、各P型及びP 型半導体層の平面形
状は、2個のg角形状の半導体層パターン部とこれら2
個のg角形状の半導体WIハターン部の相隣り合う辺間
を連結する7例の連結用半導体Jtjノ4’ターン部と
からなるようなものとされてもよい。更に1第ダ図に示
すように、各P型及びP+型半導体層の平面形状は、2
個の6角形の半導体f@膜パターンF 、4Gの相隣り
合う一辺間を連結用半導体ノ酌パターン4Hで結んだよ
うなものとされてもよい。更にまた、第3図に示すよう
に、各P型及びP+型半導体71運の平面形状は、コ個
の四角形半導体層パターン41,4Jの相@シ合う一辺
間を連結用半導体島パターン4にで結んだようなものと
されてもよい。
尚、本発明の実施例として縦形゛醒界効果型トランジス
タのうち、DSA−MOS FETを例にとって説明
したのであるが、本発明は、これに限定されず、たとえ
ば、U−MOS、あるいはV−MO5構造にも適用する
ことができる。又、特に高耐圧半導体装置においてフィ
ールドリミテイングリングを本発明によって形成可能な
事からDSA−MOS F、ETの他にバイポーラ型
半導体装置にも応用可能である。
タのうち、DSA−MOS FETを例にとって説明
したのであるが、本発明は、これに限定されず、たとえ
ば、U−MOS、あるいはV−MO5構造にも適用する
ことができる。又、特に高耐圧半導体装置においてフィ
ールドリミテイングリングを本発明によって形成可能な
事からDSA−MOS F、ETの他にバイポーラ型
半導体装置にも応用可能である。
発明の効果
前述したように、本発明の鉄形半導体装置では、半導体
膜又は導電体膜ノ9ターンの間における第1半導体層の
主面には凹溝が形成され、第2半導体層は、その凹溝の
側部に位置して半導体膜又は導電体膜パターンの一部が
重なる位置にまで延びる浅い部分と、凹溝の下部に位置
して第1半導体層の深くまで延び且つ前述の浅い部分の
濃度よ)も高#度である深い部分とからなり、第3半導
体層は、主として凹溝の側部と第2半導体層の浅い部分
との間に位置しており、また、本発明の製造方法によれ
は、第2半導体層は、マスク材を用いて半導体膜又は導
電体膜・fターンに対して自己整合的に形成される。す
なわち、本発明によれば、セルパターンの中央にチャン
ネルP型半導体層よりも深いP 型半導体層を自己整合
的に形成しているため、正確で微細なセルが可能である
。従って、本発明を前述したように縦形電界効果トラン
ジスタに適用した場合には、スイッチングスピードやオ
ン抵抗の性能を向上させるため、チャンネル長を可能な
かぎり狭ばめても、P 型半導体層が深く、そしてダー
ト多結晶シリコン(あるいはチャンネル領域)に対して
自己整合的にセル中心部に形成されているため、P 型
半導体層から等間隔でチャンネルP型半導体層が形成さ
れている。よって、P+型半導体層の位置合せずれによ
るチャンネル領域の濃度の変化によるしきい値電圧の不
均一性を防止できる。また、パンチスルー現隙モ防止す
ることができ、P型半導体層を浅く形成できることから
、極めて薄い?−トi%?化膜上に有するダート多結晶
シリコンと重なるチャンネルP型半導体層の面積が少な
いため、ゲート・ソース間の容量を減少させ、さらに該
P型半導体層にともなってソースn 型半導体層も浅く
することで相互フンダクタンス2m も大きくするこ
とが可能である。そしてチャンネル領域、ソースn 型
半導体領域等がシャ口〜・ジャンクション(Shall
owJunction)化されているため、チャンネル
領域とチャンネル領域間のドレイン電流の流通路(n型
エピタキシャル層)は広がり、その分ダート多結晶シリ
コンパターン幅の縮小が可能である。したがって特にチ
ャンネル幅を長く形成するため、ダート多結晶シリコン
・9タ一ン間(セル)を細く、長いパターン配列すると
良い。本発明は、このようにチャンネル領域を細長く形
成されているパターン部分においても、ソースn 型半
導体層の直下でセルの中央に自己整合的に形成され、パ
ンチスルー現象による低耐圧を防止するため、チャンネ
ル領域よりも空乏層が広がりにくく、高濃度で深いP
型半導体〜を形成している。そして、該P型半導体層を
自己整合的に形成しているため、従来のものと比べてフ
ォトエツチング工程が/回少なくて済む。このことは生
産性を高めるために大いに有効である。
膜又は導電体膜ノ9ターンの間における第1半導体層の
主面には凹溝が形成され、第2半導体層は、その凹溝の
側部に位置して半導体膜又は導電体膜パターンの一部が
重なる位置にまで延びる浅い部分と、凹溝の下部に位置
して第1半導体層の深くまで延び且つ前述の浅い部分の
濃度よ)も高#度である深い部分とからなり、第3半導
体層は、主として凹溝の側部と第2半導体層の浅い部分
との間に位置しており、また、本発明の製造方法によれ
は、第2半導体層は、マスク材を用いて半導体膜又は導
電体膜・fターンに対して自己整合的に形成される。す
なわち、本発明によれば、セルパターンの中央にチャン
ネルP型半導体層よりも深いP 型半導体層を自己整合
的に形成しているため、正確で微細なセルが可能である
。従って、本発明を前述したように縦形電界効果トラン
ジスタに適用した場合には、スイッチングスピードやオ
ン抵抗の性能を向上させるため、チャンネル長を可能な
かぎり狭ばめても、P 型半導体層が深く、そしてダー
ト多結晶シリコン(あるいはチャンネル領域)に対して
自己整合的にセル中心部に形成されているため、P 型
半導体層から等間隔でチャンネルP型半導体層が形成さ
れている。よって、P+型半導体層の位置合せずれによ
るチャンネル領域の濃度の変化によるしきい値電圧の不
均一性を防止できる。また、パンチスルー現隙モ防止す
ることができ、P型半導体層を浅く形成できることから
、極めて薄い?−トi%?化膜上に有するダート多結晶
シリコンと重なるチャンネルP型半導体層の面積が少な
いため、ゲート・ソース間の容量を減少させ、さらに該
P型半導体層にともなってソースn 型半導体層も浅く
することで相互フンダクタンス2m も大きくするこ
とが可能である。そしてチャンネル領域、ソースn 型
半導体領域等がシャ口〜・ジャンクション(Shall
owJunction)化されているため、チャンネル
領域とチャンネル領域間のドレイン電流の流通路(n型
エピタキシャル層)は広がり、その分ダート多結晶シリ
コンパターン幅の縮小が可能である。したがって特にチ
ャンネル幅を長く形成するため、ダート多結晶シリコン
・9タ一ン間(セル)を細く、長いパターン配列すると
良い。本発明は、このようにチャンネル領域を細長く形
成されているパターン部分においても、ソースn 型半
導体層の直下でセルの中央に自己整合的に形成され、パ
ンチスルー現象による低耐圧を防止するため、チャンネ
ル領域よりも空乏層が広がりにくく、高濃度で深いP
型半導体〜を形成している。そして、該P型半導体層を
自己整合的に形成しているため、従来のものと比べてフ
ォトエツチング工程が/回少なくて済む。このことは生
産性を高めるために大いに有効である。
本発明は、チャンネルP型半導体層を浅<p+型型溝導
体層深く形成することに加えて、第1図、第9図及び第
S図に関連して説明したようにダート多結晶シリコンパ
ターンに工夫をこらしチャンネル幅を長くし単位面積当
りの電流容量を増すことによって更に性能を向上させる
ことができる。
体層深く形成することに加えて、第1図、第9図及び第
S図に関連して説明したようにダート多結晶シリコンパ
ターンに工夫をこらしチャンネル幅を長くし単位面積当
りの電流容量を増すことによって更に性能を向上させる
ことができる。
このことを従来装置との寸法関係の比較において説明す
る。従来例である第6図(A)の平面図と本発明の実施
例を示す第1図(A)の平面図の倍率は同一のデザイン
ルールを採用しておシ、破線で囲まれた所定面積内の縦
の長さYL を720μm とし、横の長さ×、を7
60μm として設定しておく。
る。従来例である第6図(A)の平面図と本発明の実施
例を示す第1図(A)の平面図の倍率は同一のデザイン
ルールを採用しておシ、破線で囲まれた所定面積内の縦
の長さYL を720μm とし、横の長さ×、を7
60μm として設定しておく。
第6図(A)では、3x4t=7.2個のソース′FI
t極取シ出し開口部10が存在し、7個のセルの一辺の
長さはL(=Lo2)はコθμm となっているからセ
ル7個のチャンネル幅(セルの周囲全体)はgOμm
となシ、この破線枠内の合計チャンネル幅は960μm
となっている。
t極取シ出し開口部10が存在し、7個のセルの一辺の
長さはL(=Lo2)はコθμm となっているからセ
ル7個のチャンネル幅(セルの周囲全体)はgOμm
となシ、この破線枠内の合計チャンネル幅は960μm
となっている。
これに対し、第1図(Alではg角形のAm辺し。3の
長さ70μm1斜qS0辺L(= V’V2 L。ρは
約7μmであり、連結辺り。5は20μm となるので
、7個のセル10のチャンネル幅は約2ダ弘μm とな
り、破線内のパターン面積でのチャンネル幅は約//3
2μm となる。
長さ70μm1斜qS0辺L(= V’V2 L。ρは
約7μmであり、連結辺り。5は20μm となるので
、7個のセル10のチャンネル幅は約2ダ弘μm とな
り、破線内のパターン面積でのチャンネル幅は約//3
2μm となる。
このようなチャンネル幅は従来のものに比較して大きく
なり、かつその差はセル数が増加する程、あるいはパタ
ーン面積が大きいほど大きくなる。
なり、かつその差はセル数が増加する程、あるいはパタ
ーン面積が大きいほど大きくなる。
このように本発明の実施例によれば大幅にチャンネル幅
を大きくできる。この理由としては、斜線を有効的に用
いることによって第6図(Alの平匍図におけるl、
(e2の関係1).−1)2にしたためである。従って
、セル10同志を交互に配列することによって同じデザ
インルールにも拘わらず全体的に中央部へセルパターン
配列を集積することができるわけであり、その分従来の
ものよシ多くのセルの呆積が可能となった。
を大きくできる。この理由としては、斜線を有効的に用
いることによって第6図(Alの平匍図におけるl、
(e2の関係1).−1)2にしたためである。従って
、セル10同志を交互に配列することによって同じデザ
インルールにも拘わらず全体的に中央部へセルパターン
配列を集積することができるわけであり、その分従来の
ものよシ多くのセルの呆積が可能となった。
次に微細化を進めた場合、特にセルとff−)多結晶シ
リコンパターンを縮小化した場合、従来実施例では数ミ
クロン間隔でソース電極数シ出し開口部が必要であった
。つまシソ−スミ極椴夛出し開口部は、デザインルール
に束縛されてしまう欠点を持っていた。本発明の実施例
では、ソース電極数シ出し開口部の間隔を任意に設計可
能であり、しかもチャンネル幅は減少しない長所がある
。
リコンパターンを縮小化した場合、従来実施例では数ミ
クロン間隔でソース電極数シ出し開口部が必要であった
。つまシソ−スミ極椴夛出し開口部は、デザインルール
に束縛されてしまう欠点を持っていた。本発明の実施例
では、ソース電極数シ出し開口部の間隔を任意に設計可
能であり、しかもチャンネル幅は減少しない長所がある
。
以上のことから、本発明の実施例によれば、定められた
チップ面積内でチャンネル幅を大きく得られるように適
切なff−)多結晶シリコンパターンを提供し、該ダー
ト多結晶シリコンパターンの開口部に相当するセルの適
切な配置をすることによってドレイン電流を大きく得る
ことを可能とし、しかも大電流領域での相互コンダクタ
ンス9m k大幅くシ、スイッチングスピードの高速化
、あるいはオン抵抗の低減化、さらKは、チップ面積の
縮小化をはかシ、生産性向上を可能とすることができる
。
チップ面積内でチャンネル幅を大きく得られるように適
切なff−)多結晶シリコンパターンを提供し、該ダー
ト多結晶シリコンパターンの開口部に相当するセルの適
切な配置をすることによってドレイン電流を大きく得る
ことを可能とし、しかも大電流領域での相互コンダクタ
ンス9m k大幅くシ、スイッチングスピードの高速化
、あるいはオン抵抗の低減化、さらKは、チップ面積の
縮小化をはかシ、生産性向上を可能とすることができる
。
以上のごとく、本発明による効果をまとめると、チャン
ネル幅を長く形成でき、オン抵抗を低くすることが可能
であるばかシでなく、チャンネル長を狭ばめてもパンチ
・スルー現象が起こらず、ソース・ドレイン間のブレー
クダウン電圧の高いものが得られ、かつチャンネルP型
半導体層およびンースn+型半導体層を浅く形成するこ
とで、ソ−ス・f−)問答量を小さくし、それにともな
ってr−ト多結晶シリコンのパターン幅を縮小でき、そ
れにともなって、ダート多結晶シリコンの内軸”が減少
することからダート・ドレイン間の容量も小さくするこ
とが可能である。したがって、チャンネル領域が狭いこ
とから相互コンダクタンスffiが大きく、これがしい
てはスイッチングスピードの向上を可能とし、高耐圧素
子で、スイッチングスピードが速く、シかもオン抵抗の
低い大電力MO3型トランジスタを生産性の優れた製造
方法にて提供できる。
ネル幅を長く形成でき、オン抵抗を低くすることが可能
であるばかシでなく、チャンネル長を狭ばめてもパンチ
・スルー現象が起こらず、ソース・ドレイン間のブレー
クダウン電圧の高いものが得られ、かつチャンネルP型
半導体層およびンースn+型半導体層を浅く形成するこ
とで、ソ−ス・f−)問答量を小さくし、それにともな
ってr−ト多結晶シリコンのパターン幅を縮小でき、そ
れにともなって、ダート多結晶シリコンの内軸”が減少
することからダート・ドレイン間の容量も小さくするこ
とが可能である。したがって、チャンネル領域が狭いこ
とから相互コンダクタンスffiが大きく、これがしい
てはスイッチングスピードの向上を可能とし、高耐圧素
子で、スイッチングスピードが速く、シかもオン抵抗の
低い大電力MO3型トランジスタを生産性の優れた製造
方法にて提供できる。
第1図は本発明の一実施例としてのDSAMO3FET
の平面図、第2図(Alから(G+は本発明によるDS
A MOS FETの試作工程の断面図、第3図は
本発明による製造方法の他の実施例によるDSA M
OS FETのa略断面図構造図、第1図は本発明の
DSA MOS FETの別の実施例金示す平面図
、第5図は本発明のDSA MOS FETの更に
別の実施例を示す平面図、第4図(A>は従来のDSA
MOS FETの一例を示す平面図、第6図(8
1は第6図(A)の八−A′ 線断面桐造図、第1図(
A)から(Flは第6図のDSA MOS FET
の製造プロセス工程を示す断面図である。 ■・・・・・・n+型半導体基体、 2・・・・・・n
型エピタキシャル層、 8・・・・・・P+型半導体
層、4・・・・−・P型半導体層、 5a・・−・・
ダート酸化膜、5 b−−−−−−酸化膜、 5 c
−−−−−−CV D M、6a・・・・−・多結晶シ
リコン、 7四・・フォトレジスト、 8・−−−−
−n 型半導体層、 8a・・・・・・n 型不純物
イオン、 9・・−・・金属電極膜、 lO・・・・
・・セル、 1)・・・・・・絶縁膜開口部、 8b、
8c・・・・・・・・・凹虜。 第4図 第5図 第1図
の平面図、第2図(Alから(G+は本発明によるDS
A MOS FETの試作工程の断面図、第3図は
本発明による製造方法の他の実施例によるDSA M
OS FETのa略断面図構造図、第1図は本発明の
DSA MOS FETの別の実施例金示す平面図
、第5図は本発明のDSA MOS FETの更に
別の実施例を示す平面図、第4図(A>は従来のDSA
MOS FETの一例を示す平面図、第6図(8
1は第6図(A)の八−A′ 線断面桐造図、第1図(
A)から(Flは第6図のDSA MOS FET
の製造プロセス工程を示す断面図である。 ■・・・・・・n+型半導体基体、 2・・・・・・n
型エピタキシャル層、 8・・・・・・P+型半導体
層、4・・・・−・P型半導体層、 5a・・−・・
ダート酸化膜、5 b−−−−−−酸化膜、 5 c
−−−−−−CV D M、6a・・・・−・多結晶シ
リコン、 7四・・フォトレジスト、 8・−−−−
−n 型半導体層、 8a・・・・・・n 型不純物
イオン、 9・・−・・金属電極膜、 lO・・・・
・・セル、 1)・・・・・・絶縁膜開口部、 8b、
8c・・・・・・・・・凹虜。 第4図 第5図 第1図
Claims (10)
- (1)第1導電型の第1半導体層の主面に、第1絶縁膜
を介して半導体膜又は導電体膜パターンを有し、前記第
1半導体層中であつて、前記第1絶縁膜を介して前記半
導体膜又は導電体膜パターンの一部が重なる位置に、前
記第1半導体層とは逆導電型の第2半導体層を有し、前
記第1絶縁膜を介して該第2半導体層の表面から前記半
導体膜又は導電体膜パターンの一部が重なる位置に第1
導電型の第3半導体層を有し、前記半導体膜又は導電体
膜パターンを被覆するように第2絶縁膜を有し、該第2
絶縁膜による開口部を有し、該開口部を含み前記第2絶
縁膜上に金属電極膜を有している縦形半導体装置におい
て、前記半導体膜又は導電体膜パターンの間における前
記第1半導体層の主面には凹溝が形成されており、前記
第2半導体層は、前記凹溝の側部に位置して前記半導体
膜又は導電体膜パターンの一部が重なる位置にまで延び
る浅い部分と、前記凹溝の下部に位置して前記第1半導
体層の深くまで延び且つ前記浅い部分の濃度よりも高濃
度である深い部分とからなり、前記第3半導体層は、主
として前記凹溝の側部と前記第2半導体層の前記浅い部
分との間に位置していることを特徴とする縦形半導体装
置。 - (2)前記凹溝は、断面が方形である特許請求の範囲第
(1)項記載の縦形半導体装置。 - (3)前記凹溝は、断面がV字形である特許請求の範囲
第(1)項記載の縦形半導体装置。 - (4)前記第2半導体層は、複数個分離して形成されて
おり、各第2半導体層の周囲間の間隔はほぼ等しくされ
ており、前記半導体膜又は導電体膜パターンで囲まれる
と共に前記第1半導体層の主面に形成された各第4半導
体層の平面形状は、2の整数倍の辺を持つ多角形の半導
体層パターン部と、少なくとも2つ以上の該多角形半導
体層パターン部の相隣り合う一辺間を連結する連結用半
導体層パターン部とによつて連続的に形成され、該連結
用半導体層パターン部は前記多角形半導体層パターン部
よりも細く形成されている特許請求の範囲第(1)項又
は第(2)項又は第(3)項記載の縦形半導体装置。 - (5)前記多角形半導体層パターン部は8角形状であり
、前記連結用半導体層パターン部は前記8角形状半導体
パターン部の2個又は3個の相隣り合う辺間を連結する
1個又は2個のパターン部である特許請求の範囲第(4
)項記載の縦形半導体装置。 - (6)前記多角形半導体層パターン部は6角形状であり
、前記連結用半導体層パターン部は、前記6角形状半導
体パターン部の相隣り合う辺間を連結するパターン部で
ある特許請求の範囲第(4)項記載の縦形半導体装置。 - (7)前記多角形半導体層パターン部は4角形状であり
、前記連結用半導体層パターン部は、前記4角形状半導
体パターン部の相隣り合う辺間を連結するパターン部で
ある特許請求の範囲第(4)項記載の縦形半導体装置。 - (8)第1導電型の第1半導体層の主面に、第1絶縁膜
を介して半導体膜又は導電体膜パターンを有し、前記第
1半導体層中であつて、前記第1絶縁膜を介して前記半
導体膜又は導電体膜パターンの一部が重なる位置に、前
記第1半導体層とは逆導電型の第2半導体層を有し、前
記第1絶縁膜を介して該第2半導体層の表面から前記半
導体膜又は導電体膜パターンの一部が重なる位置に第1
導電型の第3半導体層を有し、前記半導体膜又は導電体
膜パターンを被覆するように第2絶縁膜を有し、該第2
絶縁膜による開口部を有し、該開口部を含み前記第2絶
縁膜上に金属電極膜を有しており、前記半導体膜又は導
電体膜パターンの間における前記第1半導体層の主面に
は凹溝が形成されており、前記第2半導体層は、前記凹
溝の側部に位置して前記半導体膜又は導電体膜パターン
の一部が重なる位置にまで延びる浅い部分と、前記凹溝
の下部に位置して前記第1半導体層の深くまで延び且つ
前記浅い部分の濃度よりも高濃度である深い部分とから
なり、前記第3半導体層は、主として前記凹溝の側部と
前記第2半導体層の前記浅い部分との間に位置している
縦形半導体装置の製造方法において、前記第1絶縁膜上
に形成した半導体膜又は導電体膜を、マスク材料を用い
て、そのマスク材料が半導体膜又は導電体膜に対してオ
ーバーハング状となるようにして、エッチングすること
によつて前記半導体膜又は導電体膜パターンを形成し、
前記オーバーハング状のマスク材料をマスクとして、前
記第1半導体層を異方性エッチングすることによつて前
記凹溝を形成し、前記オーバーハング状のマスク材料を
マスクとして前記第1半導体層とは逆導電型の第2導電
型イオン注入を行ない、その後熱拡散により前記第2半
導体層の前記深い部分を形成し、前記半導体膜又は導電
体膜パターンをマスクとして第2導電型イオン注入を行
なつて前記第2半導体層の前記浅い部分を形成し、前記
半導体膜又は導電体膜パターンをマスクとして第1導電
型イオン注入を行なつて前記第3半導体層を形成するこ
とを特徴とする縦形半導体装置の製造方法。 - (9)前記凹溝の形成は、前記オーバーハング状のマス
ク材料をマスクとして、前記第1絶縁膜及び第1半導体
層を異方性エッチングすることによつてその凹溝の断面
が方形とされるものである特許請求の範囲第(8)項記
載の縦形半導体装置の製造方法。 - (10)前記凹溝の形成は、前記オーバーハング状のマ
スク材料をマスクとして、前記第1絶縁膜をエッチング
し、該第1絶縁膜をマスクとして前記第1半導体層を異
方性エッチングすることによつてその凹溝の断面がV字
形とされるものである特許請求の範囲第(8)項記載の
縦形半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60157819A JPS6218767A (ja) | 1985-07-17 | 1985-07-17 | 縦形半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60157819A JPS6218767A (ja) | 1985-07-17 | 1985-07-17 | 縦形半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6218767A true JPS6218767A (ja) | 1987-01-27 |
Family
ID=15657996
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60157819A Pending JPS6218767A (ja) | 1985-07-17 | 1985-07-17 | 縦形半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6218767A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6431469A (en) * | 1987-07-27 | 1989-02-01 | Nec Corp | Field effect transistor |
JPH01185976A (ja) * | 1988-01-20 | 1989-07-25 | Mitsubishi Electric Corp | パワーmos−fet |
JPH04126006U (ja) * | 1991-05-08 | 1992-11-17 | 榮貴 李 | 管継手 |
-
1985
- 1985-07-17 JP JP60157819A patent/JPS6218767A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6431469A (en) * | 1987-07-27 | 1989-02-01 | Nec Corp | Field effect transistor |
JPH01185976A (ja) * | 1988-01-20 | 1989-07-25 | Mitsubishi Electric Corp | パワーmos−fet |
JPH04126006U (ja) * | 1991-05-08 | 1992-11-17 | 榮貴 李 | 管継手 |
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