JPS6218767A

JPS6218767A - 縦形半導体装置及びその製造方法

Info

Publication number: JPS6218767A
Application number: JP60157819A
Authority: JP
Inventors: Yoshitaka Sasaki; 芳高佐々木
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 1985-07-17
Filing date: 1985-07-17
Publication date: 1987-01-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、縦形半導体装Ｕ及びその製造方法に関し、特
に、スイッチングあるいは増幅を目的とした縦形電界効
果トランジスタに適した縦形半導体装ｔ１及びその製造
方法に関するものである。

従来の技術ＭＩＳ型半導体装置のうち特に従来のＭＯＳＦＥＴは、
低耐圧、低辺カデバイスと考えられていたが、ここ数年
間の半導体製造技術、あるいは回路設計技術等の発展に
ともない、高耐圧、大電力設計が可す目となシ、現在で
は・ぞワ〜デバイスとしてその地位を確保するに至って
いる。

そこで高耐圧パワーＭＯ５ＦＥＴの代表的なものとして
、（１）オフセットゲート構造、（２１Ｖ　−ＧｒｏＯ
ｖｅ　　あるいはｕ−Ｇｒｏｏｖｅ　　構造、（３）　
Ｄ　Ｓ　Ａ（Ｄｌｆｆｕｓｉｔｌｏｎ　Ｓｅｌｆ−Ａｌ
ｉｇｎｍｅｎｔ）　　構造等が知られているが、このう
ち構造技術、高性能化に有利な従来のＤＳＡ構造パワー
ＭＯ５ＦＥＴ（以下ＤＳＡ−ＭＯ９）のＡＩ　’ｖ；１
極形成後の平面図と、平面図のＡ　Ａ’　　方向の断面
構造図を添付図面の第６図（Ａ）及び（Ｂ）にそれぞれ
示している。また、このＤＳＡ−ＭＯＳの製造プロセス
工程を第１図（Ａｌ−（Ｆ）に示している。

Ｃ）ＳＡ−ＭＯＳは、二重拡散により、チャンネルを形
成するもので格子状のダート多結晶シリコンを極６に囲
まれた同一の拡散窓によりチャンネル領域形成の不純物
拡散（Ｐ型半導体層４）とソース領域形成の不純物拡散
（ｎ＋型型半体体層８をおこなっているのが特長である
。チャンネル長はＰ型半導体Ｎ４とｎ　半導体層８の拡
散深さの差で決まっているので、数ミクロン以下の極め
て短いチャンネル領域を形成できる。ソース１ｔｋは計
型半導体層のソース領域８とチャンネル領域を形成する
Ｐ型半導体層４（あるいはＰ＋型半導体層８）と両方に
オーミック接触している。ダート電極形状は格子状のも
のとストライプ状が一般的であるが、ここでは格子状の
ものを図示する。

計型半導体基板ｌがドレイン領域であり、６オンｎ＋構
造となっている。ドレインｔｋはテング裏面に形成され
ており、ダート−ソース間に正の電圧を加えてチャンネ
ルをオンさせると電流は基板より！方向に流れ、チャン
ネルを通ってソースに流れ込む。

以下、従来のＤＳＡ−ＭＯＳの製造方法を第１図（Ａｌ
−（ＦＩに従って説明する。

ｎ＋型半導体基板ｌ上にｎ型エピタキシャル成長層２を
例えば比抵抗７０〜２３Ω傭、厚み３０〜６０μｍ形成
後、表面からＰ　型半導体層８を形成する。その恢、ダ
ート酸化膜５ａを約７００θ人形成した様子を第１図（
Ａ）に示す。

次に、多結晶シリコン膜６を、例えば６０００人堆積後
、選択的にパターンニングし、この多結晶シリコンパタ
ーンをマスクにしてイオン注入を施し、チャンネル領域
のＰ型半導体ＪＵ　４を自己野合的に形成する。この様
子を第１図（８）に示す。

続いてフォトエツチング技術にて７オトレジスト７を用
いてソース領域のｎ　型半導体層形成予定部を選択的に
開口した様子を第１図（Ｃ）に示す。

次に、ソース領域のｎ＋型半導体〜８と酸化膜５ｂを形
成しく第１図（Ｉ））に示す。）、その上にＣＶＯ法に
て形成したＰＳＧ膜５Ｃを約ｇ０００に堆積した様子を
第１図（Ｅ）に示す。そして各種熱処理を施した後に、
コンタクトホールを開口しＡｅ電極９を形成して完成と
する。この様子を第１図（Ｆｌに示す。

発明が解決しようとする問題点一般的に、ＭＯＳ　　ＦＥＴは少数キャリアの蓄積がな
いため高速スイッチングが可能で負の温度特性のため熱
的安定性が高いほど大電力用素子として長所を持ってい
る反面、・々イポーラトランジスタと比較して多数キャ
リア素子であるため高耐圧化と大電力化の相反関係が著
しく高耐圧化に必要な基板抵抗島がそのまま飽和電圧の
上昇に結びつき、同一チップ面積ではオン抵抗が大きく
なるという欠点があった。これを解決するためにはＦＥ
Ｔの電流通路の抵抗、特にドレイン抵抗の低減をはかる
ことが必要である。これはいかにドレインの面積効率を
あげるかということで微細加工技術を駆使して最良）Ｊ
？ターン設計をおこなう必要がある。これらを満足させ
る構造として一般的には、ＤＳＡ−ＭＯＳが採用されて
いる。

しかしながら、従来のＤＳＡ−ＭＯ！３　　ＦＥＴは、
かならずしも最適とはかぎらない。かぎられたシリコン
チップ面積内に電流通路つまりチャンネル幅を長くある
いはせまく得られるよう多結晶シリコンパターンやチャ
ンネル領域の形成に種々の工夫が必要である。チャンネ
ル幅を長く得ることによって、ドレイン電流を大きく得
ることが可能で、しかも大電流領域での相互コンダクタ
ンスｔｍ　　も大きく得られる。これらがしいてはオン
抵抗の低減化を可能にする要因であるだめ、いかにして
限られた面積内で、チャンネル幅を長く得又チャンネル
長をせまく形成するかが最大の目標であった。

そこで、従来スイッチング電源等に用いられている高耐
圧・臂ワーＭＯ３ＦＥＴのダート、多結晶シリコンパタ
ーンを検討してみるとｔｌとんどが四角の格子形状をし
ている。第６図（Ａｔの従来実施例の平面図を見てみる
と、ソースｎ＋領域から他のソースｎ十領域までのｒ−
４多結晶シリコンの長さはｅｌとｅ２である。当然のと
と＜ｇ、よりもｇ２の方がメゴ倍長いことになる。定め
られた面積内にソースｎ　領域とダート多結晶シリコン
ノぞターン（チャンネル幅）を多く集積するには、上記
ｅ。

と１２Ｆｉ等しいことが望ましい。チャンネル領域１ｄ
ｆ−ト多結晶シリコンパターンのエツジ部にそって存在
するためチャンネル幅を大きく得るにはｇ、＝ｅ２ノ方
カ良く、ｌ、　トロ２テは１２−１）．相当の余分な面
積をダート多結晶シリコンが占めるためである。このこ
とはしいてはダート面積を広め、スイッチングスピード
の妨げとなるドレイン・ダート間容量を増大させる原因
にもなる。

又、チャンネル幅を増大させるため各パターンの微細化
をすることが一般的によく知られている。

当然のごとくダート多結晶シリコン・リーンとソース領
域は縮小されその分多くのチャンネル幅が増大できる。

しかしながら、従来の四角形の格子形状を持つダート多
結晶シリコンパターンではドレイン電流容量の割合と比
較してソース″ｉｔ極開口部が多すぎる傾向にある。微
細化によって独立したチャンネル領域は、故多く形成で
きるが、結局微細化によってチャンネル幅が大きく得ら
れる７つのセル内のチャンネル１６は小さい。つｔ、ｂ
同じ条件でＭ　ＯＳ　＊−作させた場合、チャンネル幅
の小さい方が電流容量が小さいにもかかわらずソース領
域のｉ％取り出し開口部は数多く存在することになる。

周知のとと（ＭＯＳ　　ＦＥＴはバイポーラ型トランジ
スタと比較して熱暴走が少なく従って必要以上のソース
電極取り出し開口部は不鰻である。その分チャンネル領
域を数多く形成しチャンネル幅を長く得ることが可能な
適切なパターン配置をおこなう必要がある。

次に、スイッチングスピードを向上させる要因の一つに
チャンネル長をせまく形成する方法がある。このチャン
ネル長は、チャンネル領域のＰ型半導体層４と、ソース
ｎ＋型半導体＃８の拡散の深さの差で決定される。しか
しながら、スイッチングスピードを考えると次の条件を
みたす必要がある。

一般的に、ドレイン電流は、ソースｎ　型半導体層８か
らチャンネル領域のＰ型半導体層４を通ってｎ型エピタ
キシャル４２から縦方向へｎ　型半導体基板ｌのドレイ
ン領域へ流れ基板表面のドレインＮ極から取り出される
。したがって、ドレイン電流は、チャンネル領域を形成
しているＰ型半導体基板間を通って流れる。そのため、
Ｐ型半導体層４が深く形成された場合、該Ｐ型半導体ノ
ー１４が？−）多結晶シリコン６を間に対抗して形成さ
れているので上記ドレイン電流の流通路が狭まく形成さ
れ、電流通路が抵抗分を持ちこれがしいてはオン抵抗を
増加する原因にもなる。その他、前記チャンネル領域を
形成しているＰ型半導体層４を深く形成することによっ
て、まず、ｒ−ト多結晶シリコン６との重なる領域が多
くなる。周知のごとく、ｆ−）絶縁膜５ａは、従来では
５ＯＯＡ〜／コ００Ａと極く薄く形成されており、した
がって、当然のごとく、ダート・ソース間の容量が増大
し、スイッチングスピードの妨げになることが明らかで
ある。そこでチャンネル領域を形成しているＰ型半導体
層４をできるだけ浅く形成し、それにともなってソース
ｎ　型半導体層も浅く形成することによって、チャンネ
ル長の狭い、スイッチングスピードの速いＤＳＡ−ＭＯ
Ｓ　　ＦＥＴが可能である。

しかしながら、前！ｉ１′１チャンネル領域を形成して
いるＰ型半導体層４を浅く形成し、チャンネル長を狭く
することＫよって、次の新たな間１）’ｌｉ！が生じて
来る。まず、ＭＯ５＠作した際、チャンネル領域を形成
しているＰ型半導体層４からドレイン領域のｎ型エピタ
キシャル層ｚ側へ空乏層が広がる。

それと同じに、Ｐ型半導体層４内にも空乏層が広がる。

この空乏層は半導体層又は拡散層の濃度が低いほど広が
りやすく、又、ドレイン電圧が嶌いほど広がる。したが
って当然の如く、濃度の低いドレイ７９ＡＨのｎ型エピ
タキシャル層側へ空乏層は多く広がる。しかしながら、
ＤＳＡ構造、を持つＭＯ９型ＦＥＴの場合、チャンネル
領域がたがいに対抗して形成されているため両方から空
乏層が広がシ合い、ちょうどダート多結晶シリコン電極
の真中付近のドレイン領域でぶつかシ合うため、ソース
・ドレイン間ブレークダウン電圧を大きく得るだめのさ
またげとならない。一方Ｐ型半導体層４側では、ドレイ
ン電圧をどんどん高くして行くことによって、チャンネ
ル領域を形成しているＰ型半導体層４内の空乏層はどん
どん広がり、ソースｎ　型半導体層８へとどいてしまう
。これがいわゆるパンチスルー現象である。この時点で
すでにソース・ドレイン間の電圧はブレークダウンして
しまう。つまシチャンネル長が狭いため空乏層がｎ　型
半導体層８へすぐに到達してしまうのでバルクの特性で
決まるブレークダウン電圧よりも小さい値でブレークダ
ウンしてしまう。特に、チャンネル幅を長く得るため、
ダート多結晶シリコンパターンを微細化しなければなら
ず、それにともなってチャンネル形成のＰ型半導体層の
浅い拡散が必要となって来る。当然、ダート多結晶シリ
コンパターン間も細く、長いパターンを多く形成するた
め、パンチスルー現象は、このような部分に生じやすい
。

又、パンチスルー現象を生じに＜＜シた一方法として、
従来のＤＳＡ−ＭＯＳ　　ＦＥＴは、セル内にＰ＋型半
導体層を、フォトエツチング技術によって形成していた
。しかしながら、この方法においては、次のような欠点
が生じて来る。

まず、フォトリングラフイー技術で、Ｐ　型半導体層に
対して位置合せをおこなって、ダート多結晶シリコンパ
ターンを形成するため、ダート多結晶シリコンパターン
によって自己整合的に形成されるチャンネル領域のＰ型
半導体層下と、自己整合的に形成されないＰ　型半導体
層の位置関係が不均衡となり、ｎ＋型半導体層によって
狭ばめられるＰ型半導体層（チャンネル領域）が長い部
分と短い部分とが、上記ｎ　型半導体層下に形成される
。よって、狭いＰ型半導体層が長く形成されている部分
はパンチスルーが起こシやすく、逆に短い部分は高濃度
Ｐ＋型半導体層の一部がチャンネルＰ型半導体Ｐ４まで
およびＭＯ９型トランジスタの特性で、しきい値電圧の
値に影響をおよぼす。

又、前記位置合せをする際、合せ誤差を見込んでパター
ンを形成しなけれはならないため、セル面積が増加し、
その分チャンネル幅が減少する。又、Ｐ＋型半導体層を
フォトＶ７ｉ乃フィー技術の位置合せをおこなう関係上
、フォトエッチング工程カ多く、しいては生産性向上の
妨げとなる。

本発明の目的は、前述したような従来技術の問題点を解
消しうる縦形半導体装置及びその製造方法を提供するこ
とである。

問題点を解決するための手段本発明によれば、第１導電型の第１半導体層の主面に、
第１絶縁膜を介して半導体膜又は導電体膜パターンを有
し、前記第１半導体層中であって、前記第１絶縁膜を介
して前記半導体膜又は導電体膜パターンの一部が基なる
位置に、前記第１半導体層とは逆導電型の第２半導体層
を有し、前記第１絶縁膜を介して該第２半導体層の表面
から前記半導体膜又は導電体膜−やターンの一部が重な
る位置に第１導電型の第３半導体層を有し、前記半導体
膜又は導電体膜パターンを被覆するように第２絶縁膜を
有し、該第２絶縁膜による開口部を有し、該開口部を含
み前記第１絶縁膜上に金Ｐｊ４電極膜を有している縦形
半導体装置において、前記半導体１々又は導電体膜パタ
ーンの間における前記ＷＪ／半惠体層の主面には凹溝が
形成されており、前記第Ω半導体層は、前記凹溝の側部
に位置して前記半導体１（′Ａ又は導電体膜パターンの
一部が重なる位置にまで延びる浅い部分と、前記凹溝の
下部に位置して前記第１半導体層の深くまで延び且つ前
記浅い部分の４度よりも高椿度である深い部分とからな
り、前記第３半導体層は、主として前記凹溝の側部と前
記第Ω半導体層の前記浅い部分との間に位置している。

また、本発明によれば、前述したような構造の縦形半導
体装置の製造方法において、前記第１絶縁膜上に形成し
た半導体膜又は導電体膜を、マスク材料を用いて、その
マスク材料が半導体膜又は導電体膜に対してオーバーハ
ング状となるようにして、エツチングすることによって
前記半導体膜又は導電体膜パターンを形成し、前記オー
パーツ１ング状のマスク材料をマスクとして、前記第１
半導体層を異方性エツチングすることによって前記凹溝
を形成し、前記オーパーツ・ング状のマスク材料をマス
クとして前記第１半導体層とは逆導電型の第、２導電型
イオン注入を行ない、その後熱拡散により前配第２半漂
体層の前記深い部分を形成し、前言１半導体膜又は導電
体膜パターンをマスクとして第２導電型イオン注入を行
なって前記第Ω半導体層の前記浅い部分を形成し、前記
半導体膜又は導電体膜）やターンをマスクとして第１導
電型イオン注入を行なって前記第３半導体層を形成する
。

実施例次に、添付図面の特に、第１図から第３図に基づいて本
発明の実施例について本発明をよシ詳細に説明する。

第１図は、本発明の一実施例を示すものであり、第１図
は、Ａｅ（アルミニウム）′電極形成後のＤＳＡ　　Ｍ
ＯＳ　　ＦＥＴの平面図である。

この装置は、ｎ　半導体基板１上にｎ型エピタキシャル
成長層（第１半導体層）２が形成され、この第１半導体
層２の主面に絶縁酸化膜（第１絶縁膜）５ａを介して多
結晶シリコン（又は誘電体膜）−４ターン６Ｃが形成さ
れ、第１半導体層２中であって前記第１絶縁膜５ａを介
して前記半導体膜パターン６Ｃの一部が重なる位置に前
記第１半導体層２とは逆導電型であるＰ型の半導体層（
第Ω半導体層の浅い部分）４が形成され、該第−半導体
層４の表面であって前記第１絶縁膜５ａを介して前記導
電体脆ノ臂ターン６Ｃの一部が重なる位置に計型半導体
層（第３半導体層）８が形成され、前記導電体膜パター
ンＯｃを被接するように絶縁酸化膜（第２絶縁膜）５ｃ
が形成され、該第２絶縁膜５ｃによる開口部１）が形成
され、該開口部１）を含み前記第１絶縁膜上ｄ上にＡｌ
ｌ　′ｆｔ極膜（金属電極膜）９が形成されてなシ、前
記導電体膜パターン６で囲まれると共に前記第１半導体
層２の表面に形成された第２半導体層パターン４の平面
形状は第１図に示す如く、ｇつの辺を持つｇ角形の半導
体層パターン４Ａ　、４８．４Ｃと、この３つのｇ角形
半導体湘パターンの相隣シ合う一辺間同志を結ぶ連結用
半導体Ｊ％　パターン４Ｄ。

４Ｅによって連続的に形成され、該連結用半導体層１４
ターン４Ｄ、４Ｅはｇ角形半導体層ノ（ターンよりも細
く形成されている。図において１０がダート多結晶シリ
コン膜開口部（セル）であり、１）がソース電極取り出
し開口部である。尚、ソース用ＡＩ　’＆極９はソース
ｎ　領域８とチャンネル領域を形成するＰ型中導体層４
と共にこのチャンネルＰ型半導体層４とオーミック接触
しているＰ＋型半導体層８（第２半導体層の深い部分）
の双方に電気的に接続されている。ここで各セル１０間
の辺間の距離ｌ、と角部間の距離ｅ２　の関係はｆｆ１
　＃１）２となるように設定されている。

コ個のｇ角形半導体層パターン４Ａ、４Ｂの相隣シ合う
一辺間に７個の連結用半導体層パターン４Ｄ、４Ｅを配
置して連続的に形成し、そしてセル配列を交互にして決
められた面積内にダート多結晶シリコンパターンのエツ
ジを長く設計できる、つまシチャンネル幅を大きく設計
できるようにしている。

第２図（Ａ）〜（Ｇ）に本発明によるＤＳＡ　　ＭＯ３
ＦＥＴの試作工程の断面図を示す。以下、第２図を参照
して、本発明の製造方法の実施例について説明する。

まず、計型半道体基板１上にそれよりも低濃度のｎ型エ
ピタキシャル層２を形成し、その表面に例えば厚さ！０
０Ａ程にのダート酸化膜５ａを形成する。この様子を第
２図（Ａ）に示す。

続いて、ノンドーグの多結晶シリコン６ａをたとえば７
０θＯＡ程形成し、フォトレジスト７を用いたフォトエ
ツチング技術によって選択的にパターニングする。尚こ
の際多結晶シリコン６ａは、フォトレゾストアをマスク
にフレオン系の等方ドライエツチングをおこないフォト
レジストと多結晶シリコン間はオーバーハング状に形成
する。この状態を第、２図（Ｂｌに示す。

その後、オーバーハング状のフォトレノストアをマスク
に、酸化膜５ａとｎ型エピタキシャル層２をリアクティ
ブイオンエツチングして約／μｍ深さの断面方形の凹溝
３ｂを形成し、更に、Ｐ十型不純物８ａをイオン注入す
る。この状態を、第２図（ｃｌに示す。

続いてフォトレジスト７を酸素プラズマにて除去後、Ｐ
　型半導体層３を、例えば、／　、、２００℃の熱処理
拡散にて形成する。この状態を第２図（Ｄｉに示してい
る。

このようにして形成されたＰ　型半導体島３は、フォト
レジスト７のオーバーハングをインプラマスクとしてい
るのと、ｎ型エピタキシャル層２を異方性的にエツチン
グして約／μ程の深さの凹溝を形成していることとのた
め、縦方向の拡散長と比較して横方向の拡散長は広がら
ず短い。従って、Ｐ＋型半導体層８は深く形成されるが
、その横方向の広がりは、多結晶シリコーン膜６ａのパ
ターンエツジの下まで達しないようにすることができる
。

次に、第２図（Ｅ）に示すように、多結晶シリコン膜６
ａをマスクに、ｐｍ半導体１ｍ　（第２半導体層の深い
部分）８よりも低濃度なＰ型半導体Ｎ４を形成すべく、
Ｐ型不純物イオン注入を行ない、続いて熱拡散を行ない
、多結晶シリコン膜６ａのパターンエツジ部の下にＰ型
半導体層（第２半導体層の浅い部分）４の一部が重なる
ように浅く形成する。よって、この熱拡散による浅いＰ
型半導体層４がこの半導体装置の特性や性能を決めてい
る。つまり、Ｐ型不純物イオンのドー、ｇｅ量（７ｉ１
）度）にて、しきい値電圧を決め、Ｐ型半導体層令の拡
散長でチャンネル幅を決定している。

次に、第２図（Ｆｌに示すように、フォトエツチング技
術によってセル内に選択的にソースｎ＋型半導体層（第
３半導体ｒ＠）を形成するため、計型不純物８ａをイオ
ン注入を行なう。

その後、第２図（Ｇ）に示すように、熱処理を行ない極
薄い酸化膜５ｂを形成した後、ＣＶＯ法にてＰＳＧｌ１
５ｃを約Ｓθ００Ａ程度の厚さに形成し、その後、例え
ば１ｏｓｏ℃の熱処理にてｎ生型半導体層８を拡散形成
し、その後、各領域の電極取シ出し開口部１）を形成し
、例えば、約ｑμｒｌＬ程度の厚さのＡｌ　金篇膜９を
形成しＦＥＴを完成する。

次に、第３図は、本発明による製造方法の他の実施例に
よって形成されたＯ３Ａ　　ＭＯＳ　　ＦＥＴの概略断
面構造を示している。この実施例のものは、特に高耐圧
を要する素子に適したもので、Ｐ＋型半導体層を深く形
成するのによい。第２図（Ｂ）では、酸化膜５ａ上の多
結晶シリコン６ａを、フォトレジスト膜７をマスクに選
択的にエツチングしたのであるが、第３図の実施例の製
造方法では、フォトレジスト７に代えてｃ　ｖ　ｏ　膜
をマスクとして多結晶シリコン膜を選択的にエツチング
する。

砂いて、第２図（Ｃ＋の工程に対応する工程として、Ｃ
ＶＤ膜をマスクに、薄い酸化膜５δをリアクティブイオ
ンエツチングし、該酸化膜５ａをマスクにｎ型エピタキ
シャル層２を、例えば、ＫＯ’Ｈにて断面Ｕ字形の凹溝
８Ｃが形成されるように異方性エツチングし、Ｐ　型不
純物イオン注入を行なう。以後の工程は、第２図に関し
て説明した工程と同じであるので繰り返し説明しない。

この第３図の実２０例は、凹溝を■字形断面形状とした
ことにより、凸凹を少なくできるという効果もある。

また、前述の実施例では、オーバーハングを形成するの
はフォトレジスト膜又はＰＳＧ膜であったが、これは、
ＰＳＧとフォトレゾスト、あるいはＰＳＧと５１３Ｎ４
．さらＫはフォトン・シスト等２層や１．３層構造のも
のを用いてもよい。まだ、前述した実施例では、＠結晶
シリコン膜６ａを用いたのであるが、この代シに、モリ
ブデンシリサイド、タングステンシリサイド等の全極シ
リサイドはもちろんのこと、モリブデン、白金、Ｎｌ　
、　Ｃｒ等の高融点金属や、アモルファスシリコンを用
いてもよい。

また、第１図に示した実施例０ＤＡＳ　　ＭＯＳＦＥＴ
では、Ｐ型及びＰ　型半導体層（第λ半導体層）は、被
数個分維して形成され、多結晶シリ。

コンパターン（半導体膜又は導電体膜パターン）６Ｃで
囲まれると共にｎｆｉ半導体基体（第１半導体層）の主
面に形成される各Ｐ型及びＰ＋型半導体層の平面形状は
、３個のｇ角形状の半導体層パターン部４Ａ、４Ｂ、４
Ｃと、これら３個のｇ角形状の半導体ＪｖＪハターン部
の相隣シ合う辺間を連結する２個の連結用半導体層パタ
ーン部４Ｄ。

４εとからなるようなものとされたのであるが、本発明
は、これに限らず、各Ｐ型及びＰ　型半導体層の平面形
状は、２個のｇ角形状の半導体層パターン部とこれら２
個のｇ角形状の半導体ＷＩハターン部の相隣り合う辺間
を連結する７例の連結用半導体Ｊｔｊノ４’ターン部と
からなるようなものとされてもよい。更に１第ダ図に示
すように、各Ｐ型及びＰ＋型半導体層の平面形状は、２
個の６角形の半導体ｆ＠膜パターンＦ　、４Ｇの相隣り
合う一辺間を連結用半導体ノ酌パターン４Ｈで結んだよ
うなものとされてもよい。更にまた、第３図に示すよう
に、各Ｐ型及びＰ＋型半導体７１運の平面形状は、コ個
の四角形半導体層パターン４１，４Ｊの相＠シ合う一辺
間を連結用半導体島パターン４にで結んだようなものと
されてもよい。

尚、本発明の実施例として縦形゛醒界効果型トランジス
タのうち、ＤＳＡ−ＭＯＳ　　ＦＥＴを例にとって説明
したのであるが、本発明は、これに限定されず、たとえ
ば、Ｕ−ＭＯＳ、あるいはＶ−ＭＯ５構造にも適用する
ことができる。又、特に高耐圧半導体装置においてフィ
ールドリミテイングリングを本発明によって形成可能な
事からＤＳＡ−ＭＯＳ　　Ｆ、ＥＴの他にバイポーラ型
半導体装置にも応用可能である。

発明の効果前述したように、本発明の鉄形半導体装置では、半導体
膜又は導電体膜ノ９ターンの間における第１半導体層の
主面には凹溝が形成され、第２半導体層は、その凹溝の
側部に位置して半導体膜又は導電体膜パターンの一部が
重なる位置にまで延びる浅い部分と、凹溝の下部に位置
して第１半導体層の深くまで延び且つ前述の浅い部分の
濃度よ）も高＃度である深い部分とからなり、第３半導
体層は、主として凹溝の側部と第２半導体層の浅い部分
との間に位置しており、また、本発明の製造方法によれ
は、第２半導体層は、マスク材を用いて半導体膜又は導
電体膜・ｆターンに対して自己整合的に形成される。す
なわち、本発明によれば、セルパターンの中央にチャン
ネルＰ型半導体層よりも深いＰ　型半導体層を自己整合
的に形成しているため、正確で微細なセルが可能である
。従って、本発明を前述したように縦形電界効果トラン
ジスタに適用した場合には、スイッチングスピードやオ
ン抵抗の性能を向上させるため、チャンネル長を可能な
かぎり狭ばめても、Ｐ　型半導体層が深く、そしてダー
ト多結晶シリコン（あるいはチャンネル領域）に対して
自己整合的にセル中心部に形成されているため、Ｐ　型
半導体層から等間隔でチャンネルＰ型半導体層が形成さ
れている。よって、Ｐ＋型半導体層の位置合せずれによ
るチャンネル領域の濃度の変化によるしきい値電圧の不
均一性を防止できる。また、パンチスルー現隙モ防止す
ることができ、Ｐ型半導体層を浅く形成できることから
、極めて薄い？−トｉ％？化膜上に有するダート多結晶
シリコンと重なるチャンネルＰ型半導体層の面積が少な
いため、ゲート・ソース間の容量を減少させ、さらに該
Ｐ型半導体層にともなってソースｎ　型半導体層も浅く
することで相互フンダクタンス２ｍ　　も大きくするこ
とが可能である。そしてチャンネル領域、ソースｎ　型
半導体領域等がシャ口〜・ジャンクション（Ｓｈａｌｌ
ｏｗＪｕｎｃｔｉｏｎ）化されているため、チャンネル
領域とチャンネル領域間のドレイン電流の流通路（ｎ型
エピタキシャル層）は広がり、その分ダート多結晶シリ
コンパターン幅の縮小が可能である。したがって特にチ
ャンネル幅を長く形成するため、ダート多結晶シリコン
・９タ一ン間（セル）を細く、長いパターン配列すると
良い。本発明は、このようにチャンネル領域を細長く形
成されているパターン部分においても、ソースｎ　型半
導体層の直下でセルの中央に自己整合的に形成され、パ
ンチスルー現象による低耐圧を防止するため、チャンネ
ル領域よりも空乏層が広がりにくく、高濃度で深いＰ　
型半導体〜を形成している。そして、該Ｐ型半導体層を
自己整合的に形成しているため、従来のものと比べてフ
ォトエツチング工程が／回少なくて済む。このことは生
産性を高めるために大いに有効である。

本発明は、チャンネルＰ型半導体層を浅＜ｐ＋型型溝導
体層深く形成することに加えて、第１図、第９図及び第
Ｓ図に関連して説明したようにダート多結晶シリコンパ
ターンに工夫をこらしチャンネル幅を長くし単位面積当
りの電流容量を増すことによって更に性能を向上させる
ことができる。

このことを従来装置との寸法関係の比較において説明す
る。従来例である第６図（Ａ）の平面図と本発明の実施
例を示す第１図（Ａ）の平面図の倍率は同一のデザイン
ルールを採用しておシ、破線で囲まれた所定面積内の縦
の長さＹＬ　　を７２０μｍ　とし、横の長さ×、を７
６０μｍ　として設定しておく。

第６図（Ａ）では、３ｘ４ｔ＝７．２個のソース′ＦＩ
ｔ極取シ出し開口部１０が存在し、７個のセルの一辺の
長さはＬ（＝Ｌｏ２）はコθμｍ　となっているからセ
ル７個のチャンネル幅（セルの周囲全体）はｇＯμｍ　
となシ、この破線枠内の合計チャンネル幅は９６０μｍ
　となっている。

これに対し、第１図（Ａｌではｇ角形のＡｍ辺し。３の
長さ７０μｍ１斜ｑＳ０辺Ｌ（＝　Ｖ’Ｖ２　Ｌ。ρは
約７μｍであり、連結辺り。５は２０μｍ　となるので
、７個のセル１０のチャンネル幅は約２ダ弘μｍ　とな
り、破線内のパターン面積でのチャンネル幅は約／／３
２μｍ　となる。

このようなチャンネル幅は従来のものに比較して大きく
なり、かつその差はセル数が増加する程、あるいはパタ
ーン面積が大きいほど大きくなる。

このように本発明の実施例によれば大幅にチャンネル幅
を大きくできる。この理由としては、斜線を有効的に用
いることによって第６図（Ａｌの平匍図におけるｌ、　
（ｅ２の関係１）．−１）２にしたためである。従って
、セル１０同志を交互に配列することによって同じデザ
インルールにも拘わらず全体的に中央部へセルパターン
配列を集積することができるわけであり、その分従来の
ものよシ多くのセルの呆積が可能となった。

次に微細化を進めた場合、特にセルとｆｆ−）多結晶シ
リコンパターンを縮小化した場合、従来実施例では数ミ
クロン間隔でソース電極数シ出し開口部が必要であった
。つまシソ−スミ極椴夛出し開口部は、デザインルール
に束縛されてしまう欠点を持っていた。本発明の実施例
では、ソース電極数シ出し開口部の間隔を任意に設計可
能であり、しかもチャンネル幅は減少しない長所がある
。

以上のことから、本発明の実施例によれば、定められた
チップ面積内でチャンネル幅を大きく得られるように適
切なｆｆ−）多結晶シリコンパターンを提供し、該ダー
ト多結晶シリコンパターンの開口部に相当するセルの適
切な配置をすることによってドレイン電流を大きく得る
ことを可能とし、しかも大電流領域での相互コンダクタ
ンス９ｍ　ｋ大幅くシ、スイッチングスピードの高速化
、あるいはオン抵抗の低減化、さらＫは、チップ面積の
縮小化をはかシ、生産性向上を可能とすることができる
。

以上のごとく、本発明による効果をまとめると、チャン
ネル幅を長く形成でき、オン抵抗を低くすることが可能
であるばかシでなく、チャンネル長を狭ばめてもパンチ
・スルー現象が起こらず、ソース・ドレイン間のブレー
クダウン電圧の高いものが得られ、かつチャンネルＰ型
半導体層およびンースｎ＋型半導体層を浅く形成するこ
とで、ソ−ス・ｆ−）問答量を小さくし、それにともな
ってｒ−ト多結晶シリコンのパターン幅を縮小でき、そ
れにともなって、ダート多結晶シリコンの内軸”が減少
することからダート・ドレイン間の容量も小さくするこ
とが可能である。したがって、チャンネル領域が狭いこ
とから相互コンダクタンスｆｆｉが大きく、これがしい
てはスイッチングスピードの向上を可能とし、高耐圧素
子で、スイッチングスピードが速く、シかもオン抵抗の
低い大電力ＭＯ３型トランジスタを生産性の優れた製造
方法にて提供できる。

【図面の簡単な説明】

第１図は本発明の一実施例としてのＤＳＡＭＯ３ＦＥＴ
の平面図、第２図（Ａｌから（Ｇ＋は本発明によるＤＳ
Ａ　　ＭＯＳ　　ＦＥＴの試作工程の断面図、第３図は
本発明による製造方法の他の実施例によるＤＳＡ　　Ｍ
ＯＳ　　ＦＥＴのａ略断面図構造図、第１図は本発明の
ＤＳＡ　　ＭＯＳ　　ＦＥＴの別の実施例金示す平面図
、第５図は本発明のＤＳＡ　　ＭＯＳ　　ＦＥＴの更に
別の実施例を示す平面図、第４図（Ａ＞は従来のＤＳＡ
　　ＭＯＳ　　ＦＥＴの一例を示す平面図、第６図（８
１は第６図（Ａ）の八−Ａ′　線断面桐造図、第１図（
Ａ）から（Ｆｌは第６図のＤＳＡ　　ＭＯＳ　　ＦＥＴ
の製造プロセス工程を示す断面図である。 ■・・・・・・ｎ＋型半導体基体、　２・・・・・・ｎ
型エピタキシャル層、　　８・・・・・・Ｐ＋型半導体
層、４・・・・−・Ｐ型半導体層、　　５ａ・・−・・
ダート酸化膜、５　ｂ−−−−−−酸化膜、　５　ｃ　
−−−−−−ＣＶ　Ｄ　Ｍ、６ａ・・・・−・多結晶シ
リコン、　　７四・・フォトレジスト、　８・−−−−
−ｎ　　型半導体層、　８ａ・・・・・・ｎ　型不純物
イオン、　９・・−・・金属電極膜、　　ｌＯ・・・・
・・セル、　１）・・・・・・絶縁膜開口部、　８ｂ、
８ｃ・・・・・・・・・凹虜。第４図第５図第１図

Claims

【特許請求の範囲】

（１）第１導電型の第１半導体層の主面に、第１絶縁膜
を介して半導体膜又は導電体膜パターンを有し、前記第
１半導体層中であつて、前記第１絶縁膜を介して前記半
導体膜又は導電体膜パターンの一部が重なる位置に、前
記第１半導体層とは逆導電型の第２半導体層を有し、前
記第１絶縁膜を介して該第２半導体層の表面から前記半
導体膜又は導電体膜パターンの一部が重なる位置に第１
導電型の第３半導体層を有し、前記半導体膜又は導電体
膜パターンを被覆するように第２絶縁膜を有し、該第２
絶縁膜による開口部を有し、該開口部を含み前記第２絶
縁膜上に金属電極膜を有している縦形半導体装置におい
て、前記半導体膜又は導電体膜パターンの間における前
記第１半導体層の主面には凹溝が形成されており、前記
第２半導体層は、前記凹溝の側部に位置して前記半導体
膜又は導電体膜パターンの一部が重なる位置にまで延び
る浅い部分と、前記凹溝の下部に位置して前記第１半導
体層の深くまで延び且つ前記浅い部分の濃度よりも高濃
度である深い部分とからなり、前記第３半導体層は、主
として前記凹溝の側部と前記第２半導体層の前記浅い部
分との間に位置していることを特徴とする縦形半導体装
置。
（２）前記凹溝は、断面が方形である特許請求の範囲第
（１）項記載の縦形半導体装置。
（３）前記凹溝は、断面がＶ字形である特許請求の範囲
第（１）項記載の縦形半導体装置。
（４）前記第２半導体層は、複数個分離して形成されて
おり、各第２半導体層の周囲間の間隔はほぼ等しくされ
ており、前記半導体膜又は導電体膜パターンで囲まれる
と共に前記第１半導体層の主面に形成された各第４半導
体層の平面形状は、２の整数倍の辺を持つ多角形の半導
体層パターン部と、少なくとも２つ以上の該多角形半導
体層パターン部の相隣り合う一辺間を連結する連結用半
導体層パターン部とによつて連続的に形成され、該連結
用半導体層パターン部は前記多角形半導体層パターン部
よりも細く形成されている特許請求の範囲第（１）項又
は第（２）項又は第（３）項記載の縦形半導体装置。
（５）前記多角形半導体層パターン部は８角形状であり
、前記連結用半導体層パターン部は前記８角形状半導体
パターン部の２個又は３個の相隣り合う辺間を連結する
１個又は２個のパターン部である特許請求の範囲第（４
）項記載の縦形半導体装置。
（６）前記多角形半導体層パターン部は６角形状であり
、前記連結用半導体層パターン部は、前記６角形状半導
体パターン部の相隣り合う辺間を連結するパターン部で
ある特許請求の範囲第（４）項記載の縦形半導体装置。
（７）前記多角形半導体層パターン部は４角形状であり
、前記連結用半導体層パターン部は、前記４角形状半導
体パターン部の相隣り合う辺間を連結するパターン部で
ある特許請求の範囲第（４）項記載の縦形半導体装置。
（８）第１導電型の第１半導体層の主面に、第１絶縁膜
を介して半導体膜又は導電体膜パターンを有し、前記第
１半導体層中であつて、前記第１絶縁膜を介して前記半
導体膜又は導電体膜パターンの一部が重なる位置に、前
記第１半導体層とは逆導電型の第２半導体層を有し、前
記第１絶縁膜を介して該第２半導体層の表面から前記半
導体膜又は導電体膜パターンの一部が重なる位置に第１
導電型の第３半導体層を有し、前記半導体膜又は導電体
膜パターンを被覆するように第２絶縁膜を有し、該第２
絶縁膜による開口部を有し、該開口部を含み前記第２絶
縁膜上に金属電極膜を有しており、前記半導体膜又は導
電体膜パターンの間における前記第１半導体層の主面に
は凹溝が形成されており、前記第２半導体層は、前記凹
溝の側部に位置して前記半導体膜又は導電体膜パターン
の一部が重なる位置にまで延びる浅い部分と、前記凹溝
の下部に位置して前記第１半導体層の深くまで延び且つ
前記浅い部分の濃度よりも高濃度である深い部分とから
なり、前記第３半導体層は、主として前記凹溝の側部と
前記第２半導体層の前記浅い部分との間に位置している
縦形半導体装置の製造方法において、前記第１絶縁膜上
に形成した半導体膜又は導電体膜を、マスク材料を用い
て、そのマスク材料が半導体膜又は導電体膜に対してオ
ーバーハング状となるようにして、エッチングすること
によつて前記半導体膜又は導電体膜パターンを形成し、
前記オーバーハング状のマスク材料をマスクとして、前
記第１半導体層を異方性エッチングすることによつて前
記凹溝を形成し、前記オーバーハング状のマスク材料を
マスクとして前記第１半導体層とは逆導電型の第２導電
型イオン注入を行ない、その後熱拡散により前記第２半
導体層の前記深い部分を形成し、前記半導体膜又は導電
体膜パターンをマスクとして第２導電型イオン注入を行
なつて前記第２半導体層の前記浅い部分を形成し、前記
半導体膜又は導電体膜パターンをマスクとして第１導電
型イオン注入を行なつて前記第３半導体層を形成するこ
とを特徴とする縦形半導体装置の製造方法。
（９）前記凹溝の形成は、前記オーバーハング状のマス
ク材料をマスクとして、前記第１絶縁膜及び第１半導体
層を異方性エッチングすることによつてその凹溝の断面
が方形とされるものである特許請求の範囲第（８）項記
載の縦形半導体装置の製造方法。
（１０）前記凹溝の形成は、前記オーバーハング状のマ
スク材料をマスクとして、前記第１絶縁膜をエッチング
し、該第１絶縁膜をマスクとして前記第１半導体層を異
方性エッチングすることによつてその凹溝の断面がＶ字
形とされるものである特許請求の範囲第（８）項記載の
縦形半導体装置の製造方法。