JPS6218753U - - Google Patents
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- Publication number
- JPS6218753U JPS6218753U JP10314286U JP10314286U JPS6218753U JP S6218753 U JPS6218753 U JP S6218753U JP 10314286 U JP10314286 U JP 10314286U JP 10314286 U JP10314286 U JP 10314286U JP S6218753 U JPS6218753 U JP S6218753U
- Authority
- JP
- Japan
- Prior art keywords
- space
- rom
- logic array
- pattern data
- processing routine
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 1
Description
添付図は本考案に係るＰＬＡを用いたインター
フエイス制御装置のブロツク回路図である。 １―１，１―２，１―３…ＲＯＭ、２…データ
レジスタ、３…アドレスレジスタ、４…フリツプ
フロツプ、５―１，５―２，５―３…マルチプレ
クサ、Ｓ…インターフエイス信号。
フエイス制御装置のブロツク回路図である。 １―１，１―２，１―３…ＲＯＭ、２…データ
レジスタ、３…アドレスレジスタ、４…フリツプ
フロツプ、５―１，５―２，５―３…マルチプレ
クサ、Ｓ…インターフエイス信号。
Claims (1)
- ＲＯＭ空間を第１および第２の空間に分割し、
該第１の空間をイニシヤルパターンデータに用い
、該第２の空間をプログラムされたロジツクアレ
イとして用い、該ロジツクアレイの処理ルーチン
スタートアドレスとして前記ＲＯＭの第１の空間
から読出されたイニシヤルパターンデータの一部
を用い、該ロジツクアレイの当該処理ルーチンス
タートアドレス以降のアドレスは前記ＲＯＭの外
部に設けられたアドレス歩進手段により生成する
ようにしたことを特徴とするＰＬＡのＲＯＭ制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10314286U JPS6218753U (ja) | 1986-07-07 | 1986-07-07 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10314286U JPS6218753U (ja) | 1986-07-07 | 1986-07-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6218753U true JPS6218753U (ja) | 1987-02-04 |
Family
ID=30975418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10314286U Pending JPS6218753U (ja) | 1986-07-07 | 1986-07-07 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6218753U (ja) |
-
1986
- 1986-07-07 JP JP10314286U patent/JPS6218753U/ja active Pending