JPS62185363A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62185363A JPS62185363A JP61025873A JP2587386A JPS62185363A JP S62185363 A JPS62185363 A JP S62185363A JP 61025873 A JP61025873 A JP 61025873A JP 2587386 A JP2587386 A JP 2587386A JP S62185363 A JPS62185363 A JP S62185363A
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリに係り、特にダイナミックＲＡＭ
のビート線モード低減に好適なデバイス構造に関するも
のである。
のビート線モード低減に好適なデバイス構造に関するも
のである。
従来、半導体ダイナミックＲＡＭのメモリセルはアイ・
イー・イー・イー、トランザクション。
イー・イー・イー、トランザクション。
エレクトロン デバイシーズ、イーディ２５゜（１９７
８年）３３頁から４１頁（’１：ＥＥＥ、Ｔｒａｎｓ、
ＥｌｅｃｔｒｏｎＤｃｖｊｃａｓ、ＥＤ−２５，（１９
７８）ｐｐ・３３−４１）に論じられているＨｉＣ構造
を用いてα線にょるラフ１〜エラ一対策を行っていた。
８年）３３頁から４１頁（’１：ＥＥＥ、Ｔｒａｎｓ、
ＥｌｅｃｔｒｏｎＤｃｖｊｃａｓ、ＥＤ−２５，（１９
７８）ｐｐ・３３−４１）に論じられているＨｉＣ構造
を用いてα線にょるラフ１〜エラ一対策を行っていた。
しかし、ビット線につながる直接周辺回路から生じるビ
ット線モードのソフトエラーに対しては配慮されなかっ
た。
ット線モードのソフトエラーに対しては配慮されなかっ
た。
−ヒ記の従来技術はメモリセルモードのソフトエラーに
対してはＨｉＣ構造を用いてα線によって発生した少数
キャリアの収集効率を押えたり、立体セルを用いてセル
容量を増大させて、その低減を図っていた。しかし、ビ
ット線モードのソフトエラーに対しては配慮されていな
かった。メモリセルのスケーリングが進むにつれて、セ
ルモードのラフ１−エラーよりもビット線モードのソフ
トエラーが重要になる。これは直接周辺回路に用いるト
ランジスターのソース・ドレイン拡散層が大きく、且つ
、空乏層が大きく広がっているからである。
対してはＨｉＣ構造を用いてα線によって発生した少数
キャリアの収集効率を押えたり、立体セルを用いてセル
容量を増大させて、その低減を図っていた。しかし、ビ
ット線モードのソフトエラーに対しては配慮されていな
かった。メモリセルのスケーリングが進むにつれて、セ
ルモードのラフ１−エラーよりもビット線モードのソフ
トエラーが重要になる。これは直接周辺回路に用いるト
ランジスターのソース・ドレイン拡散層が大きく、且つ
、空乏層が大きく広がっているからである。
本発明の目的はこのビット線モードのソフトエラーを低
減することにある。
減することにある。
上記目的は直接周辺回路のに用いられているＭＯＳトラ
ンジスターの拡散層をコンタクトとゲートのセルファラ
イン技術を用いて、その面積を小さくし、且つ、拡散層
形状をＨｉ Ｃ構造にするか、あるいは拡散層の下に、
拡散層とは異なる導伝型の不純物層を用けることにより
、達成される。
ンジスターの拡散層をコンタクトとゲートのセルファラ
イン技術を用いて、その面積を小さくし、且つ、拡散層
形状をＨｉ Ｃ構造にするか、あるいは拡散層の下に、
拡散層とは異なる導伝型の不純物層を用けることにより
、達成される。
ビット線につながるＭＯＳトランジスタのゲートとソー
ス・ドレインコンタクトをセルファライン（自己整合）
的に作る。それにより、ソース・ドレインの拡散層面積
が小さくなる。また、その拡散層をＨｉＣ構造、あるい
はソース・ドレイン拡散層とは異なる導伝形の不純物層
を拡散層の下に設けることにより、α線によって発生し
た少数キャリアの収集効率を低減することができる。こ
れらの効果により、α線や宇宙線によるソフトエラーを
著しく低減することができる。
ス・ドレインコンタクトをセルファライン（自己整合）
的に作る。それにより、ソース・ドレインの拡散層面積
が小さくなる。また、その拡散層をＨｉＣ構造、あるい
はソース・ドレイン拡散層とは異なる導伝形の不純物層
を拡散層の下に設けることにより、α線によって発生し
た少数キャリアの収集効率を低減することができる。こ
れらの効果により、α線や宇宙線によるソフトエラーを
著しく低減することができる。
実施例１
第１図（ａ）に典型的なダイナミックＲＡＭ回路を例に
とり、ピッｌ−線につながるＭＯＳトランジスタ及び配
線を示している。ダイナミックＲＡＭの読み出しの場合
、ビット線がプリチャージされてからセンスアップが本
格的に動きはじめるまでのビット線のフローティング時
間がソフトエラーにとって重要である。そのフローティ
ングになっているビット線につながるメモリセル部分で
だけではなく、直接周辺回路のＭＯ８ｔ−ランシスター
のソース・ドレイン拡散［Ｌ２．および拡ｉ＆層配線部
を第１図（ｂ）に示す様に、大部分Ｐ＋不純物層１１で
覆い、いわばＨｉＣ構造にする。
とり、ピッｌ−線につながるＭＯＳトランジスタ及び配
線を示している。ダイナミックＲＡＭの読み出しの場合
、ビット線がプリチャージされてからセンスアップが本
格的に動きはじめるまでのビット線のフローティング時
間がソフトエラーにとって重要である。そのフローティ
ングになっているビット線につながるメモリセル部分で
だけではなく、直接周辺回路のＭＯ８ｔ−ランシスター
のソース・ドレイン拡散［Ｌ２．および拡ｉ＆層配線部
を第１図（ｂ）に示す様に、大部分Ｐ＋不純物層１１で
覆い、いわばＨｉＣ構造にする。
また、ソース・ドレインのコンタクトをゲートと自己整
合的に作ることにより拡散層面積を約１／３にすること
ができる。この時、コンタクト部にポリＳｉ、又はシリ
サイドを始めとする金属１９を敷くことにより、Ａｆｌ
Ａ１配線２０と拡散層１２とのコンタクトが可能になる
。第１図（Ｑ）〜第１図（ｈ）に第１図（ｂ）に示す断
面Ａ −Ａ′の不純物分布プロファイルを示している。
合的に作ることにより拡散層面積を約１／３にすること
ができる。この時、コンタクト部にポリＳｉ、又はシリ
サイドを始めとする金属１９を敷くことにより、Ａｆｌ
Ａ１配線２０と拡散層１２とのコンタクトが可能になる
。第１図（Ｑ）〜第１図（ｈ）に第１図（ｂ）に示す断
面Ａ −Ａ′の不純物分布プロファイルを示している。
ここに示すプロファイルはｎチャネルＭＯＳトランジス
タを仮定しているが、ＰチャネルＭＯＳトランジスタに
おいても同様の議論が成り立つことは言うまでもない。
タを仮定しているが、ＰチャネルＭＯＳトランジスタに
おいても同様の議論が成り立つことは言うまでもない。
ｎ十不純物拡散層１２（不純物ピーク濃度Ｎに１Ｑ１９
〜１０”ａｍ−３もちろん第１図（ｂ）に示す様にソー
ス・ドレインをｎ＋−ｎ−のＬ Ｄ Ｄ（１，ｉｇｈｔ
ｌｙ Ｄｏｐｅｄ Ｉ）ｒａｉｎ）構造１２−１にした
場合には、ｎ−濃度はｎ−二１０１７〜１０１９□□□
−８の範囲にあるだろう）の外側にＰ＋不純物層を設け
る。そのＰ＋の不拘層のプロファイルはｎ＋−Ｐ＋接合
耐圧やソフトエラー率低減の割合によって決まる。
〜１０”ａｍ−３もちろん第１図（ｂ）に示す様にソー
ス・ドレインをｎ＋−ｎ−のＬ Ｄ Ｄ（１，ｉｇｈｔ
ｌｙ Ｄｏｐｅｄ Ｉ）ｒａｉｎ）構造１２−１にした
場合には、ｎ−濃度はｎ−二１０１７〜１０１９□□□
−８の範囲にあるだろう）の外側にＰ＋不純物層を設け
る。そのＰ＋の不拘層のプロファイルはｎ＋−Ｐ＋接合
耐圧やソフトエラー率低減の割合によって決まる。
第１図（ｃ）から第１図（ｈ）に示されたＰｚ〜Ｐ４の
Ｐ÷不純物ピーク濃度は１０１６〜１０工９国−３まで
の範囲にあるだろう、Ｐｏは半導体基板濃度であるがも
ちろんメモリセルや直接周辺回路がＰウェル構造の中に
作られている場合はウェルの濃度となる。図中に示すＩ
Ｏ””Ｘ４はＰ＋ピーク位置やＰ÷濃度が変わる位置を
表わしているが、この値は０．１μｍ〜０．５μｍまで
の範囲で変わるであろう。
Ｐ÷不純物ピーク濃度は１０１６〜１０工９国−３まで
の範囲にあるだろう、Ｐｏは半導体基板濃度であるがも
ちろんメモリセルや直接周辺回路がＰウェル構造の中に
作られている場合はウェルの濃度となる。図中に示すＩ
Ｏ””Ｘ４はＰ＋ピーク位置やＰ÷濃度が変わる位置を
表わしているが、この値は０．１μｍ〜０．５μｍまで
の範囲で変わるであろう。
実施例２
第２図にはＰ＋不純物層１１がｎ＋ソース・ドレイン不
純物層１２の周囲だけでなく、チャネル領域の下の方ま
で伸びている例を示している。すなわち、すくなくとも
メモリセル及び直接周辺回ＭＯＳトランジスタの基板部
のＰ＋不純物層を全面に設けた形となる。この形状を実
現するにはＭＯＳトランジスターのゲート部を作る前に
Ｐ＋不純物イオン打込みを行えばよい。その場合のＰ＋
不純物イオン打込みを行えばよい。その場合のＰ＋不純
物プロファイルは第１図（Ｑ）〜（ｆ）に従えばよい。
純物層１２の周囲だけでなく、チャネル領域の下の方ま
で伸びている例を示している。すなわち、すくなくとも
メモリセル及び直接周辺回ＭＯＳトランジスタの基板部
のＰ＋不純物層を全面に設けた形となる。この形状を実
現するにはＭＯＳトランジスターのゲート部を作る前に
Ｐ＋不純物イオン打込みを行えばよい。その場合のＰ＋
不純物イオン打込みを行えばよい。その場合のＰ＋不純
物プロファイルは第１図（Ｑ）〜（ｆ）に従えばよい。
実施例３
第３図にはＰ十不純物層１１がソース・ドレインのｎ＋
、又はｎ−不純物拡散層１２の周囲を完全に覆う形状を
示している。この様にするとソフトエラーがかなり押え
られる。この形状を実現するにはｎ十又はｎ″″″ソー
スレイン不純物層をイオン打込みで作る前あるいは後に
Ｐ十不純物（たとえばボロン）のイオン打込みを行えば
よい。ボロンは拡散係数がＡｓ（ヒ素）、Ｐ（リン）に
比べて大きいので１１４．ｎ−不純物層を覆う形となる
。もちろん、Ｐ＋不純物プロファイルは第１図（Ｃ）−
（ｆ）に従えば良い。
、又はｎ−不純物拡散層１２の周囲を完全に覆う形状を
示している。この様にするとソフトエラーがかなり押え
られる。この形状を実現するにはｎ十又はｎ″″″ソー
スレイン不純物層をイオン打込みで作る前あるいは後に
Ｐ十不純物（たとえばボロン）のイオン打込みを行えば
よい。ボロンは拡散係数がＡｓ（ヒ素）、Ｐ（リン）に
比べて大きいので１１４．ｎ−不純物層を覆う形となる
。もちろん、Ｐ＋不純物プロファイルは第１図（Ｃ）−
（ｆ）に従えば良い。
実施例４
第４図にはＰ十不純物層ない構造をしめしている。ソフ
トエラー率を低減するＰ十不純物層はないが、ソース・
ドレインコンタクト孔がゲートと自己整合的に作ること
により拡散層面積が約１／３なり、ソフトエラーが少な
くなる。Ｐ十不純物層を設けるか、設けないかはラフ１
−エラー率、素子耐圧、容量等を考慮して決めるとよい
。
トエラー率を低減するＰ十不純物層はないが、ソース・
ドレインコンタクト孔がゲートと自己整合的に作ること
により拡散層面積が約１／３なり、ソフトエラーが少な
くなる。Ｐ十不純物層を設けるか、設けないかはラフ１
−エラー率、素子耐圧、容量等を考慮して決めるとよい
。
それでは、第５図を用いて第１図（ｂ）のＭＯＳトラン
ジスターの作り方を示す。
ジスターの作り方を示す。
先づ第５図（ａ）に示す様にフィールドアイソレーショ
ン部２１及びチャネルス１−ツバ−１３を形成した後、
ゲート酸化膜１４ ２００人、ポリＳｉ（又はシリサイ
ド、Ｃｆ融点金属）ゲート１５を０．３μｍ、その上に
絶縁膜１７（ここでは０．４μｍのＣＶ Ｄ Ｓ 、
ｔ Ｏｚを用いた）を堆積する。その後、ホトリソ工程
により、ゲー１〜を形成する６次にｎ−ソース・ドレイ
ン領域１２−１をＰ（リン）のイオン打ち込みにより形
成する。次は、ゲー１〜１５の側壁を絶縁膜で覆う工程
である。ＣＶ ｌ）酸化膜を堆積し、その膜の異方性エ
ツチングにより、ゲート１５の側壁にサイドウオール］
６を残す。
ン部２１及びチャネルス１−ツバ−１３を形成した後、
ゲート酸化膜１４ ２００人、ポリＳｉ（又はシリサイ
ド、Ｃｆ融点金属）ゲート１５を０．３μｍ、その上に
絶縁膜１７（ここでは０．４μｍのＣＶ Ｄ Ｓ 、
ｔ Ｏｚを用いた）を堆積する。その後、ホトリソ工程
により、ゲー１〜を形成する６次にｎ−ソース・ドレイ
ン領域１２−１をＰ（リン）のイオン打ち込みにより形
成する。次は、ゲー１〜１５の側壁を絶縁膜で覆う工程
である。ＣＶ ｌ）酸化膜を堆積し、その膜の異方性エ
ツチングにより、ゲート１５の側壁にサイドウオール］
６を残す。
その後、軽く酸化しく約１００人）、その酸化膜２２を
通してｎ＋のＡｓ（ヒ素）イオン打込み、Ｐ＋のＢ（ボ
ロン）イオン打込みを行うにの工程によりｎ＋−ｎ−ソ
ース・ドレイン不純物拡散層の外側にＰ十不純物層１１
が形成される。
通してｎ＋のＡｓ（ヒ素）イオン打込み、Ｐ＋のＢ（ボ
ロン）イオン打込みを行うにの工程によりｎ＋−ｎ−ソ
ース・ドレイン不純物拡散層の外側にＰ十不純物層１１
が形成される。
この場合、Ｐ十不純物層がｎ＋−ｎ−拡散層全体を覆う
か、あるいは、ソース・ドレイン端はＰ＋で覆わない様
にするかは、ＭＯＳトランジスタの信頼性（ドレイン耐
圧、ホットキャリア耐圧）によって決まる。Ｐ十層がソ
ート・ドレイン端を覆わない様にするにはサイドウオー
ル１６の幅を制御することにより達成できる。Ｐ十濃度
が比較的低い時（１０１７〜１０１６０−３）にはソー
スドレイン端がＰ＋で覆われても問題ないだろう。
か、あるいは、ソース・ドレイン端はＰ＋で覆わない様
にするかは、ＭＯＳトランジスタの信頼性（ドレイン耐
圧、ホットキャリア耐圧）によって決まる。Ｐ十層がソ
ート・ドレイン端を覆わない様にするにはサイドウオー
ル１６の幅を制御することにより達成できる。Ｐ十濃度
が比較的低い時（１０１７〜１０１６０−３）にはソー
スドレイン端がＰ＋で覆われても問題ないだろう。
次の工程はＳｉ表面の薄い酸化膜２２を除去し、ポリＳ
ｉを堆積する。この時、全面ポリＳｉを堆積した状態で
Ａｓ又、Ｐのイオン打込みを行う。
ｉを堆積する。この時、全面ポリＳｉを堆積した状態で
Ａｓ又、Ｐのイオン打込みを行う。
ポリＳｉの中に入ったｎ＋イオンは一部Ｓｉ表面から拡
散してｎ＋ソース・ドレイ、ン拡散層を形成する。よっ
てこの場合、第５図（ｂ）に示すＡｓイオン打ち込みは
省略しても良いだろう。その後、Ｐｏ１ｙＳｉ電極１９
を所定の大きさに加工する。上の例ではＰｏ１ｙＳｉを
用いたが、もちろん、高融点金属シリサイドや純高融点
金属でも可能である。また、上記のポリＳｉの代りにド
ープトポリＳｉを用いても良い。
散してｎ＋ソース・ドレイ、ン拡散層を形成する。よっ
てこの場合、第５図（ｂ）に示すＡｓイオン打ち込みは
省略しても良いだろう。その後、Ｐｏ１ｙＳｉ電極１９
を所定の大きさに加工する。上の例ではＰｏ１ｙＳｉを
用いたが、もちろん、高融点金属シリサイドや純高融点
金属でも可能である。また、上記のポリＳｉの代りにド
ープトポリＳｉを用いても良い。
次に工程は、保護膜（ここではＰ Ｓ Ｇ膜）１８を堆
積し、所定の場合にコンタクト穴を開け、ＡＱ配線２０
との接触をとる工程で通常のＭＯＳプロセスなので省略
する。
積し、所定の場合にコンタクト穴を開け、ＡＱ配線２０
との接触をとる工程で通常のＭＯＳプロセスなので省略
する。
第６図にはビット線に起因するソフトエラー率を示す。
従来構造のソフトエラー率（曲線Ａ）と比べて本発明の
構造（曲線Ｂ）を用いることにより、２ケタ以上、ソフ
トエラー率が低下する効果がある。それにより、メモリ
セルに要求される蓄積電荷Ｑがかなり少なくてよく、メ
モリの集積密度を大幅に増すことができる。
構造（曲線Ｂ）を用いることにより、２ケタ以上、ソフ
トエラー率が低下する効果がある。それにより、メモリ
セルに要求される蓄積電荷Ｑがかなり少なくてよく、メ
モリの集積密度を大幅に増すことができる。
第１図（ａ）本発明の構造を７ｎ’：用するＭ ＯＳ
ｌ〜シランスターと拡散層配線図、（ｂ）実施例１の素
子断面図、（ｃ、）〜（ｆ）第１図（ｂ、）のＡ−Ａ’
線断面の不純物プロファイルを示す図、第２図は施例２
の素子断面図、第３図は実施例３の素子断面図、第４図
は実施例４の素子断面図、第５図は実施例１の主なプロ
セスフロー図、第６図は本発明と従来構造のソフトエラ
ー率の比較を示す図 （である。 １・・センスアンプ、２・・メモリセル部、３・・・ダ
ミーセル、４・・・プリチャージ回路、６・・・アクテ
ィジス１−ア、１２・・・ソー１−・ドレイン、１１・
・・Ｐ十不純物層、１５・・・ゲート、１６・・・側壁
絶縁膜、１７・・・絶縁膜、１９・・・ポリＳｊ、又は
シリサイド及び金属ｆ １ 目 γ １ 図 χ２ ｚρ ■ １ 図 ＡＺ Ａ４ Ｊ３ Ａｓ
■ ５ 区 好 乙 図
ｌ〜シランスターと拡散層配線図、（ｂ）実施例１の素
子断面図、（ｃ、）〜（ｆ）第１図（ｂ、）のＡ−Ａ’
線断面の不純物プロファイルを示す図、第２図は施例２
の素子断面図、第３図は実施例３の素子断面図、第４図
は実施例４の素子断面図、第５図は実施例１の主なプロ
セスフロー図、第６図は本発明と従来構造のソフトエラ
ー率の比較を示す図 （である。 １・・センスアンプ、２・・メモリセル部、３・・・ダ
ミーセル、４・・・プリチャージ回路、６・・・アクテ
ィジス１−ア、１２・・・ソー１−・ドレイン、１１・
・・Ｐ十不純物層、１５・・・ゲート、１６・・・側壁
絶縁膜、１７・・・絶縁膜、１９・・・ポリＳｊ、又は
シリサイド及び金属ｆ １ 目 γ １ 図 χ２ ｚρ ■ １ 図 ＡＺ Ａ４ Ｊ３ Ａｓ
■ ５ 区 好 乙 図
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に形成された半導体記憶装置に於いて
、電荷を蓄積するキャパシタにつながるスイッチングＭ
ＯＳトランジスタと、ビット線（データ線）につながる
ＭＯＳトランジスタのソース・ドレインのうち、すくな
くとも一方、または拡散層配線の第１導電形の拡散層の
周囲あるいは下部に第１導電形とは異なる第２導電形の
不純物層を設けたことを特徴とする半導体装置。 ２、特許請求の範囲第１項記載のＭＯＳトランジスタに
おいて、ソース・ドレインのコンタクト孔とゲートが自
己整合的になるために、コンタクト孔及びその周辺領域
に金属電極を設けたことを特徴とする半導体装置。 ３、特許請求の範囲第２項記載の層間金属がポリＳｉ、
高融点金属あるいは高融点金属シリサイドであることを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61025873A JPS62185363A (ja) | 1986-02-10 | 1986-02-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61025873A JPS62185363A (ja) | 1986-02-10 | 1986-02-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62185363A true JPS62185363A (ja) | 1987-08-13 |
Family
ID=12177906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61025873A Pending JPS62185363A (ja) | 1986-02-10 | 1986-02-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62185363A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2667727A1 (fr) * | 1990-10-08 | 1992-04-10 | Gold Star Electronics | Dispositif du type memoire vive dynamique et son procede de fabrication sous forme hautement integree. |
| KR100386658B1 (ko) * | 1996-11-12 | 2003-10-04 | 주식회사 하이닉스반도체 | 반도체 소자 및 제조방법 |
| US8448451B2 (en) | 2008-10-01 | 2013-05-28 | Mitsubishi Heavy Industries, Ltd. | Height ratios for a transition piece of a combustor |
| US10557357B2 (en) | 2014-09-26 | 2020-02-11 | Mitsubishi Hitachi Power Systems, Ltd. | Seal structure |
-
1986
- 1986-02-10 JP JP61025873A patent/JPS62185363A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2667727A1 (fr) * | 1990-10-08 | 1992-04-10 | Gold Star Electronics | Dispositif du type memoire vive dynamique et son procede de fabrication sous forme hautement integree. |
| KR100386658B1 (ko) * | 1996-11-12 | 2003-10-04 | 주식회사 하이닉스반도체 | 반도체 소자 및 제조방법 |
| US8448451B2 (en) | 2008-10-01 | 2013-05-28 | Mitsubishi Heavy Industries, Ltd. | Height ratios for a transition piece of a combustor |
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