JPS62183272A - Scan signal forming circuit - Google Patents

Abstract

PURPOSE:To decrease the area where the titled circuit occupies on an IC-chip and to reduce noise due to power source by actuating a shift clock supplies from the external to a half, extracting the master output and the slave output of the register to the outside of the register, and using them in forming a scan signal. CONSTITUTION:A toggle FF 2 frequency-divides a shift clock CK supplied from the external to a half. After initialized by a set signal So, the FF 2 gives a clock CL at every leading edge of the CK. The output Q1 of a DFF with setting function 3 is turned to a high-level by the set signal So, and outputs a low-level output at the leading edge of the following one of the clock CL. A shift register 4 shifts a sequential data in synchronization with the clock CL. Since the master output turns in synchronization with the trailing edge of the CL while the slave output does in synchronization with the leading edge, a scan signal On can be obtained by the AND of a master output and a slave output neighboring each other. Since the master output, too, is thus made us of, a circuit in which the several stages of shift registers are covered by the half of a scanning line can be made.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はイメージφセンサ用ＩＣなどに内蔵される走査
信号形成回路に関す゛る。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a scanning signal forming circuit built into an image φ sensor IC or the like.

〔発明の概要〕[Summary of the invention]

木発明けＭＯＥｉ型やＣｌ０Ｄ型のイメージ管センナ、
あるいはま之ドプト・マトリックス液晶表示駆動用Ｙド
ライバなどに内蔵される走査信号形成回路に訃いて、回
路内のシフト・レジスタ？、走査信号形成回路外部より
併給されるシフト・ククックノＨの周波数のクロックで
動作させることにより、シフト・レジスタの段数な走査
線の数の半分で済ませて走査信号形成回路のＩＣチップ
上での占有面積を減少させるとともに、消費電流や電源
ノイズを半減させたものである。Wooden invention MOEi type and Cl0D type image tube sensor,
Or is it a shift register inside the scanning signal forming circuit built in the Y driver for driving the dopto matrix liquid crystal display? By operating the scanning signal forming circuit with a clock at the frequency of the shift clock signal supplied from outside, the number of stages of the shift register and the number of scanning lines can be reduced to half, and the scanning signal forming circuit occupies less space on the IC chip. In addition to reducing the area, current consumption and power supply noise are halved.

〔従来の技術〕[Conventional technology]

従来の走査信号形成回路を第３図に示す。これは極めて
オーツドックスで古典的な回路でちる。A conventional scanning signal forming circuit is shown in FIG. This is an extremely archaic and classic circuit.

走査信号０ｆＬ（ｎ＝１．２．５・・・・・・）１本に
対応してシフト・レジスタ５が１ビツトずつ配置され、
すべてのシフト・レジスタには、外部から供給されたシ
フト・クロック０ＫＧ−強力なりロック・ドライバでバ
ッファし比クロックが入力される。レジスタ出力ｇ、ｈ
ｔりｃ２−／りの立上ｈｚりに同期する型の場合の動作
シタイム・チセートで第４図に示し、た。The shift register 5 is arranged one bit at a time corresponding to one scanning signal 0fL (n=1.2.5...),
All shift registers are fed with an externally supplied shift clock 0KG--a ratio clock buffered with a strong lock driver. Register output g, h
The operation is shown in FIG. 4 in the case of a type in which the timing is synchronized with the rising edge of tc2-/ri.

〔発明が解決しよ５とする問題点〕 従来技術では走査信号の本数と同じビット数のシフト・
レジス々ｆｒｆｌ？要とし、重比それらシすぺで外部か
ら供給されるシフト−クロックと同じ周期のクロックで
動作させている。６ａＱ　ｘ　４００ドツトの中解像度
エリア・センサではシフトリａ−）ｙｈ；約２ａＭＨｔ
で６４０ビツトのレジスタ＾電動作しレジスタ１ビット
当りのクロνり・ラインの容゛量シｏ、ｓｐｐとすると
、平均消費電流けα５ＰＦＸ５Ｖｘ　２０ＭＨｇ　Ｘ　
６４０　＝　５２ｍｋ　　となる、ａｙｏａ−工０の場
合、はとんどの電流はクロック六−変化するタイミング
での過渡電流でちる友め、平均電流が３２ｍＡでもって
も過渡電流はすさまじいものとなり、電源ｈｚ　ｓちれ
大きなノイズ発生源とｒｒって、システム設計な大変難
しいものとしている。[Problems to be solved by the invention] In the prior art, the number of bits equal to the number of scanning signals is shifted.
Regis frfl? They are operated with a clock having the same cycle as the shift clock supplied from the outside. For medium resolution area sensor of 6aQ x 400 dots, shift rear a-)yh; approx. 2aMHt
If a 640-bit register is operated and the capacity of the clock line per register bit is o, spp, then the average current consumption is α5PFX5Vx 20MHg
640 = 52 mk, so in the case of ayoa = 0, most of the current is due to the transient current at the timing of the clock change, so even if the average current is 32 mA, the transient current is tremendous, and the power supply hz Large noise sources and rr make system design extremely difficult.

本発明はまず従来技術のこの欠点Ｉ）−解決しようとし
たものでちる。更に工０チヴプ上での占有面積な減少さ
せ、チップコスト低減を図りｔものでもある。The present invention first attempts to solve this drawback I) of the prior art. Furthermore, it also reduces the area occupied on the chip, thereby reducing chip cost.

〔間呵点シ解決するための手段〕[Means to solve the problem]

本発明の走査信号形成回路は、外部から供給されるシフ
ト・クロックをイに分周したクロックでシフト・レジス
タシ動作させること及びレジス々のマスター出力とスレ
ーブ出力の両方？レジスタ外部へ吹り出して走査信号形
成釦用いることＩｊｔ特徴とする。The scanning signal forming circuit of the present invention operates a shift register using a clock obtained by dividing an externally supplied shift clock into A, and outputs both the master output and slave output of the registers. Ijt is characterized by blowing out to the outside of the register and using the scanning signal forming button.

〔作用〕[Effect]

ｌ［３図の従来回路はデータｈｉランダムに入力すれて
も使える通常のシフト・レジスタである。これに対し走
査信号は選択ビットだけｈｔハイ（又けａつ）となって
おりその状ｎな順次隣りヘシフトしていくだけという規
則性がある。この規則性に着目し、レジスタの通常用い
られるスレーブ出力の入でなくマスター出力も利用すれ
ば、外部より供給されるシフト・クロックｔ％分周した
クロックでシフト・レジスタを動作させ、かつシ７ト−
レジス々の段数が走査線の半分で済む回路なつくること
が可能となる。The conventional circuit shown in Figure 3 is a normal shift register that can be used even if data hi is randomly input. On the other hand, the scanning signal has a regularity in that only the selected bit is ht high (high), and in that state it is only shifted sequentially to the n neighboring bits. By focusing on this regularity and using the master output instead of the normally used slave output input of the register, it is possible to operate the shift register with a clock that is frequency-divided by t% from the shift clock supplied from the outside, and to Toh
It becomes possible to create a circuit in which the number of register stages is only half the number of scanning lines.

〔実施例〕〔Example〕

第１図は本発明による一実施例の走査信号形成回路を示
し几図である。レジス々や７す・Ｉプ・フロツブの出力
がクロックの立上六ｔりに同期する場合の動作をタイム
・チャートで第２図に示し几。以下にこの回路の動作に
ついて説明する。１けデータ入力信号ＤＩを続入込むた
めのＤＦＦ　（ディレー・フリップ・クロック）でｈｔ
）、ＤｘｈＺハイの時クロックの立上りでセット信号Ｂ
ｏ　　ｈｓハイとなる。FIG. 1 is a schematic diagram showing a scanning signal forming circuit according to an embodiment of the present invention. Figure 2 is a time chart showing the operation when the outputs of the registers and I/F are synchronized with the rising edge of the clock. The operation of this circuit will be explained below. DFF (delay flip clock) for inputting 1-digit data input signal DI.
), set signal B at the rising edge of the clock when DxhZ is high
o hs becomes high.

２け外部より供給されるシフト・クロックＯに枦イ分周
する几めのセット１４１ｅＩＦｔのトグルＰＦでちり、
ＳＯでハイに初期化されたあとＯＫ立上ｈ；りの都度出
力／ｌ”−反転する信号ｃＬ／＋を得られる。３けデー
タ入力がロウに固定されｔセット機能付ＤＦＦ’であり
、出力０．１Ｆ１セクト信号Ｂｏでハイになり、ＣＬの
次のクロックの立上りでデータ入力に従ってａウレベル
ヤ出力する。４修よびそれより右はシフト・レジスタで
ちり、ＯＫをイ分局し友クロックＯＬに同期して順次デ
ー４シシフトしてい〈。この時、マスター出力はＣＬの
立下りに同期し、スレーブ出力はＯＬの立上り忙同期し
て変化するので０．１　＋　Ｑ、１　＋　Ｑ、Ｂ　、　
Ｍｌ　、　ＭＳ　　は第２図のようになる。互いに隣り
合うマスター出力とスレーブ出力とのＡＮＤＫより走査
信号０ｆＬ（ｎ≧２）が得られる。以上が掌１図の回路
の動作説明である。141e IFt's toggle PF is used to divide the frequency of the shift clock O supplied from the outside.
After being initialized to high with SO, you can get a signal cL/+ that inverts the output /l'' every time the OK rises.The 3-digit data input is fixed to low and is a DFF' with a t set function. Output 0.1F1 goes high with the sector signal Bo, and outputs a low level according to the data input at the next rising edge of the clock of CL.The 4th correction and the right side are cleared by the shift register, and the OK is divided into two stations and sent to the friend clock OL. The data is shifted synchronously and sequentially. At this time, the master output changes in synchronization with the fall of CL, and the slave output changes in synchronization with the rise of OL, so 0.1 + Q, 1 + Q, B,
Ml and MS are as shown in Figure 2. A scanning signal 0fL (n≧2) is obtained by ANDKing the adjacent master output and slave output. The above is an explanation of the operation of the circuit shown in palm 1.

なか、シフトΦレジスタがスタティック・ホールド回路
の場合はマスター出力、スレーブ出力とも同相で取り出
すことｈ＝で鎗るが、ダイナミック・ホールドのシフト
・レジスタの場合にはマスター出力とスレーブ出力とが
逆相になる友め、第５図のように片方？インバートして
取り出せば第１図の回Ｗｓに適用できる。ダイナミック
・ホールドの回路ではクロック／１１２相となる友めＨ
分周回路には変更が必要である。If the shift Φ register is a static hold circuit, the master output and slave output should both be taken out in the same phase using h=, but in the case of a dynamic hold shift register, the master output and slave output should be out of phase. Dear friend, one side as shown in Figure 5? If it is inverted and taken out, it can be applied to the cycle Ws in FIG. In the dynamic hold circuit, the clock/112 phase is the friend H.
Modifications are required to the frequency divider circuit.

更に、同時１ｃ７ビツトｈｚ、ハイの状態でシフトする
走査信Ｊｌシ形成したい場合はマスター出力とスレーブ
出力とのＡＮＤ％−作らず、各々そのままパνファして
走査信号にすれば良い。Furthermore, if it is desired to form a scanning signal Jl that shifts simultaneously in the high state of 1c7 bits hz, it is sufficient to not create an AND between the master output and the slave output, but to simply buffer each output signal and use it as a scanning signal.

同時に３ピツ）　ｈ−ハイの状態でシフトする走査信号
な形成し逢い場合は、ＡＮＤかＯＲに変更すれば良い。(3 pins at the same time) If a scanning signal that shifts in the h-high state is not formed, it can be changed to AND or OR.

筆１図の回路を実際にＴＯ化する場合には、位相合わせ
のためにＡＮＤシＨＡＮＤに変え之り、セクトシリセッ
トに変え几り、インパータシ挿入しても良い。When actually converting the circuit shown in Figure 1 into a TO, it may be changed to AND/HAND for phase matching, changed to sector series/reset, and inserted inverter.

〔発明の効果〕〔Effect of the invention〕

以上述べて〆たようＫ、本発明によれば走査信号形成回
路圧おいて、シフト・レジスタの数ｆ＋ｉ従来の半分で
済み、かつ、シフト・レジスタシ動作させるりｏ　、ｙ
りの周波数も従来の号となる。その分だけ単純に工０チ
ップ上での占有面積は少なくて済み、過渡的な充放電電
流も半減し電源にノイズｌ１ｌｓ乗ること？抑えること
ができる。更にシフト・レジスタの応答Ａｓ従来より悪
くてもかまわない念め、シフト・レジスタを！ＩＩ成す
るトランジスタの能力（Ｍ　Ｏｐ〜ＩＣではチャネル幅
）シ小さくで般、より一層過渡電流やノイズシ減らすこ
とが可能となる。As stated above, according to the present invention, the number of shift registers f+i can be reduced to half of the conventional scanning signal forming circuit pressure, and the shift register operation can be performed easily.
The other frequencies will also be the same as before. As a result, the area occupied on the chip is simply reduced, transient charging/discharging current is halved, and noise is added to the power supply? It can be suppressed. Furthermore, just in case the response of the shift register is worse than the conventional one, please use the shift register! Generally speaking, the capability of the transistor (channel width in M Op to IC) is small, making it possible to further reduce transient current and noise.

シフト−レジス々の段数が半分になり、更に１ビＩト当
りのシフト・レジスタのクロックのラインの容量も小さ
くでキることから、りａνり・ド丹イバも小さな卵力で
済み、設計が著［、〈々り易くなる。The number of stages of shift registers is halved, and the capacity of the shift register clock line per bit can be reduced to a small size, so that the number of stages of shift registers can be reduced by a small amount of energy, making the design easier. Written by [, 〈It becomes easier to scratch.

数十から干近い走査信４４シ形成する回路シ内蔵するＯ
（！Ｄ４イン・センサ、ＭＯ８型エリア・センサなどの
イメージ・センサ、大容借のドツト畢マトリックス液晶
表示用Ｙドライバなどにおいて本発明は多大な改良効果
？もたらす本のでちる。A built-in circuit that generates 44 scan signals from several dozen
(!The present invention brings about significant improvements in image sensors such as D4-in sensors and MO8-type area sensors, and Y drivers for dot-matrix liquid crystal displays, etc.).

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の走査信号形成回路の一実施例な示す回
路図である。 １２図はそのタイム・チャートでｈｓ。 ｔＪＫ３図は従来の走査信号形成回路図でちり、第４図
はそのタイム・チャートである。 １ｇ５図ｉ１ｔ！ダイナミック・ホールドのシフト拳し
ジスタ１ビット分の回路図で、（ｂ）はそこで用いられ
る２相クロツクのタイム・チャートでちる。 １、　ｄ、　５・・・・・・シフト・レジスタ２・・・
・・・セット機ａ吋に分周器 ３・・・・・・セット機能付ロウレベル書込入のディレ
ー＠７リツプ・７　ｅｌ−ｌプ 以　　上 出願人　セイコーエプソン株式会社 代叩人　弁理士　最上　務　他１名 ′ｊ−２回FIG. 1 is a circuit diagram showing one embodiment of the scanning signal forming circuit of the present invention. Figure 12 is the time chart of hs. Figure 3 is a diagram of a conventional scanning signal forming circuit, and Figure 4 is its time chart. 1g5 figure i1t! This is a circuit diagram for one bit of the dynamic hold shift register, and (b) is a time chart of the two-phase clock used there. 1, d, 5...Shift register 2...
... Frequency divider 3 on set machine a x ... Delay of low level write input with set function @7 lip, 7 el-l lip or more Applicant: Seiko Epson Co., Ltd. Patent attorney Mogami 1 other person'j - 2 times

Claims (1)

【特許請求の範囲】[Claims] 選択ビットをシフト・クロックと同期して順次隣りヘと
シフトしていく走査信号形成回路において、外部より供
給されるシフト・クロックを１／２分周したクロックで
シフト・レジスタを動作させること、及びレジスタのマ
スタ出力とスレーブ出力の両方をレジスタ外部へ取り出
して走査信号形成に用いることを特徴とする走査信号形
成回路。In a scanning signal forming circuit that sequentially shifts selected bits to adjacent bits in synchronization with a shift clock, operating a shift register with a clock obtained by dividing an externally supplied shift clock by 1/2; A scanning signal forming circuit characterized in that both a master output and a slave output of a register are taken out to the outside of the register and used for forming a scanning signal.