JPS62183272A - 走査信号形成回路 - Google Patents
走査信号形成回路Info
- Publication number
- JPS62183272A JPS62183272A JP61024341A JP2434186A JPS62183272A JP S62183272 A JPS62183272 A JP S62183272A JP 61024341 A JP61024341 A JP 61024341A JP 2434186 A JP2434186 A JP 2434186A JP S62183272 A JPS62183272 A JP S62183272A
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- JP
- Japan
- Prior art keywords
- output
- clock
- register
- shift
- synchronization
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 230000000630 rising effect Effects 0.000 description 4
- 230000001052 transient effect Effects 0.000 description 4
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- 238000007599 discharging Methods 0.000 description 1
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Landscapes
- Shift Register Type Memory (AREA)
- Liquid Crystal Display Device Control (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はイメージφセンサ用ICなどに内蔵される走査
信号形成回路に関す゛る。
信号形成回路に関す゛る。
木発明けMOEi型やCl0D型のイメージ管センナ、
あるいはま之ドプト・マトリックス液晶表示駆動用Yド
ライバなどに内蔵される走査信号形成回路に訃いて、回
路内のシフト・レジスタ?、走査信号形成回路外部より
併給されるシフト・ククックノHの周波数のクロックで
動作させることにより、シフト・レジスタの段数な走査
線の数の半分で済ませて走査信号形成回路のICチップ
上での占有面積を減少させるとともに、消費電流や電源
ノイズを半減させたものである。
あるいはま之ドプト・マトリックス液晶表示駆動用Yド
ライバなどに内蔵される走査信号形成回路に訃いて、回
路内のシフト・レジスタ?、走査信号形成回路外部より
併給されるシフト・ククックノHの周波数のクロックで
動作させることにより、シフト・レジスタの段数な走査
線の数の半分で済ませて走査信号形成回路のICチップ
上での占有面積を減少させるとともに、消費電流や電源
ノイズを半減させたものである。
従来の走査信号形成回路を第3図に示す。これは極めて
オーツドックスで古典的な回路でちる。
オーツドックスで古典的な回路でちる。
走査信号0fL(n=1.2.5・・・・・・)1本に
対応してシフト・レジスタ5が1ビツトずつ配置され、
すべてのシフト・レジスタには、外部から供給されたシ
フト・クロック0KG−強力なりロック・ドライバでバ
ッファし比クロックが入力される。レジスタ出力g、h
tりc2−/りの立上hzりに同期する型の場合の動作
シタイム・チセートで第4図に示し、た。
対応してシフト・レジスタ5が1ビツトずつ配置され、
すべてのシフト・レジスタには、外部から供給されたシ
フト・クロック0KG−強力なりロック・ドライバでバ
ッファし比クロックが入力される。レジスタ出力g、h
tりc2−/りの立上hzりに同期する型の場合の動作
シタイム・チセートで第4図に示し、た。
〔発明が解決しよ5とする問題点〕
従来技術では走査信号の本数と同じビット数のシフト・
レジス々frfl?要とし、重比それらシすぺで外部か
ら供給されるシフト−クロックと同じ周期のクロックで
動作させている。6aQ x 400ドツトの中解像度
エリア・センサではシフトリa−)yh;約2aMHt
で640ビツトのレジスタ^電動作しレジスタ1ビット
当りのクロνり・ラインの容゛量シo、sppとすると
、平均消費電流けα5PFX5Vx 20MHg X
640 = 52mk となる、ayoa−工0の場
合、はとんどの電流はクロック六−変化するタイミング
での過渡電流でちる友め、平均電流が32mAでもって
も過渡電流はすさまじいものとなり、電源hz sちれ
大きなノイズ発生源とrrって、システム設計な大変難
しいものとしている。
レジス々frfl?要とし、重比それらシすぺで外部か
ら供給されるシフト−クロックと同じ周期のクロックで
動作させている。6aQ x 400ドツトの中解像度
エリア・センサではシフトリa−)yh;約2aMHt
で640ビツトのレジスタ^電動作しレジスタ1ビット
当りのクロνり・ラインの容゛量シo、sppとすると
、平均消費電流けα5PFX5Vx 20MHg X
640 = 52mk となる、ayoa−工0の場
合、はとんどの電流はクロック六−変化するタイミング
での過渡電流でちる友め、平均電流が32mAでもって
も過渡電流はすさまじいものとなり、電源hz sちれ
大きなノイズ発生源とrrって、システム設計な大変難
しいものとしている。
本発明はまず従来技術のこの欠点I)−解決しようとし
たものでちる。更に工0チヴプ上での占有面積な減少さ
せ、チップコスト低減を図りtものでもある。
たものでちる。更に工0チヴプ上での占有面積な減少さ
せ、チップコスト低減を図りtものでもある。
本発明の走査信号形成回路は、外部から供給されるシフ
ト・クロックをイに分周したクロックでシフト・レジス
タシ動作させること及びレジス々のマスター出力とスレ
ーブ出力の両方?レジスタ外部へ吹り出して走査信号形
成釦用いることIjt特徴とする。
ト・クロックをイに分周したクロックでシフト・レジス
タシ動作させること及びレジス々のマスター出力とスレ
ーブ出力の両方?レジスタ外部へ吹り出して走査信号形
成釦用いることIjt特徴とする。
l[3図の従来回路はデータhiランダムに入力すれて
も使える通常のシフト・レジスタである。これに対し走
査信号は選択ビットだけhtハイ(又けaつ)となって
おりその状nな順次隣りヘシフトしていくだけという規
則性がある。この規則性に着目し、レジスタの通常用い
られるスレーブ出力の入でなくマスター出力も利用すれ
ば、外部より供給されるシフト・クロックt%分周した
クロックでシフト・レジスタを動作させ、かつシ7ト−
レジス々の段数が走査線の半分で済む回路なつくること
が可能となる。
も使える通常のシフト・レジスタである。これに対し走
査信号は選択ビットだけhtハイ(又けaつ)となって
おりその状nな順次隣りヘシフトしていくだけという規
則性がある。この規則性に着目し、レジスタの通常用い
られるスレーブ出力の入でなくマスター出力も利用すれ
ば、外部より供給されるシフト・クロックt%分周した
クロックでシフト・レジスタを動作させ、かつシ7ト−
レジス々の段数が走査線の半分で済む回路なつくること
が可能となる。
第1図は本発明による一実施例の走査信号形成回路を示
し几図である。レジス々や7す・Iプ・フロツブの出力
がクロックの立上六tりに同期する場合の動作をタイム
・チャートで第2図に示し几。以下にこの回路の動作に
ついて説明する。1けデータ入力信号DIを続入込むた
めのDFF (ディレー・フリップ・クロック)でht
)、DxhZハイの時クロックの立上りでセット信号B
o hsハイとなる。
し几図である。レジス々や7す・Iプ・フロツブの出力
がクロックの立上六tりに同期する場合の動作をタイム
・チャートで第2図に示し几。以下にこの回路の動作に
ついて説明する。1けデータ入力信号DIを続入込むた
めのDFF (ディレー・フリップ・クロック)でht
)、DxhZハイの時クロックの立上りでセット信号B
o hsハイとなる。
2け外部より供給されるシフト・クロックOに枦イ分周
する几めのセット141eIFtのトグルPFでちり、
SOでハイに初期化されたあとOK立上h;りの都度出
力/l”−反転する信号cL/+を得られる。3けデー
タ入力がロウに固定されtセット機能付DFF’であり
、出力0.1F1セクト信号Boでハイになり、CLの
次のクロックの立上りでデータ入力に従ってaウレベル
ヤ出力する。4修よびそれより右はシフト・レジスタで
ちり、OKをイ分局し友クロックOLに同期して順次デ
ー4シシフトしてい〈。この時、マスター出力はCLの
立下りに同期し、スレーブ出力はOLの立上り忙同期し
て変化するので0.1 + Q、1 + Q、B 、
Ml 、 MS は第2図のようになる。互いに隣り
合うマスター出力とスレーブ出力とのANDKより走査
信号0fL(n≧2)が得られる。以上が掌1図の回路
の動作説明である。
する几めのセット141eIFtのトグルPFでちり、
SOでハイに初期化されたあとOK立上h;りの都度出
力/l”−反転する信号cL/+を得られる。3けデー
タ入力がロウに固定されtセット機能付DFF’であり
、出力0.1F1セクト信号Boでハイになり、CLの
次のクロックの立上りでデータ入力に従ってaウレベル
ヤ出力する。4修よびそれより右はシフト・レジスタで
ちり、OKをイ分局し友クロックOLに同期して順次デ
ー4シシフトしてい〈。この時、マスター出力はCLの
立下りに同期し、スレーブ出力はOLの立上り忙同期し
て変化するので0.1 + Q、1 + Q、B 、
Ml 、 MS は第2図のようになる。互いに隣り
合うマスター出力とスレーブ出力とのANDKより走査
信号0fL(n≧2)が得られる。以上が掌1図の回路
の動作説明である。
なか、シフトΦレジスタがスタティック・ホールド回路
の場合はマスター出力、スレーブ出力とも同相で取り出
すことh=で鎗るが、ダイナミック・ホールドのシフト
・レジスタの場合にはマスター出力とスレーブ出力とが
逆相になる友め、第5図のように片方?インバートして
取り出せば第1図の回Wsに適用できる。ダイナミック
・ホールドの回路ではクロック/112相となる友めH
分周回路には変更が必要である。
の場合はマスター出力、スレーブ出力とも同相で取り出
すことh=で鎗るが、ダイナミック・ホールドのシフト
・レジスタの場合にはマスター出力とスレーブ出力とが
逆相になる友め、第5図のように片方?インバートして
取り出せば第1図の回Wsに適用できる。ダイナミック
・ホールドの回路ではクロック/112相となる友めH
分周回路には変更が必要である。
更に、同時1c7ビツトhz、ハイの状態でシフトする
走査信Jlシ形成したい場合はマスター出力とスレーブ
出力とのAND%−作らず、各々そのままパνファして
走査信号にすれば良い。
走査信Jlシ形成したい場合はマスター出力とスレーブ
出力とのAND%−作らず、各々そのままパνファして
走査信号にすれば良い。
同時に3ピツ) h−ハイの状態でシフトする走査信号
な形成し逢い場合は、ANDかORに変更すれば良い。
な形成し逢い場合は、ANDかORに変更すれば良い。
筆1図の回路を実際にTO化する場合には、位相合わせ
のためにANDシHANDに変え之り、セクトシリセッ
トに変え几り、インパータシ挿入しても良い。
のためにANDシHANDに変え之り、セクトシリセッ
トに変え几り、インパータシ挿入しても良い。
以上述べて〆たようK、本発明によれば走査信号形成回
路圧おいて、シフト・レジスタの数f+i従来の半分で
済み、かつ、シフト・レジスタシ動作させるりo 、y
りの周波数も従来の号となる。その分だけ単純に工0チ
ップ上での占有面積は少なくて済み、過渡的な充放電電
流も半減し電源にノイズl1ls乗ること?抑えること
ができる。更にシフト・レジスタの応答As従来より悪
くてもかまわない念め、シフト・レジスタを!II成す
るトランジスタの能力(M Op〜ICではチャネル幅
)シ小さくで般、より一層過渡電流やノイズシ減らすこ
とが可能となる。
路圧おいて、シフト・レジスタの数f+i従来の半分で
済み、かつ、シフト・レジスタシ動作させるりo 、y
りの周波数も従来の号となる。その分だけ単純に工0チ
ップ上での占有面積は少なくて済み、過渡的な充放電電
流も半減し電源にノイズl1ls乗ること?抑えること
ができる。更にシフト・レジスタの応答As従来より悪
くてもかまわない念め、シフト・レジスタを!II成す
るトランジスタの能力(M Op〜ICではチャネル幅
)シ小さくで般、より一層過渡電流やノイズシ減らすこ
とが可能となる。
シフト−レジス々の段数が半分になり、更に1ビIト当
りのシフト・レジスタのクロックのラインの容量も小さ
くでキることから、りaνり・ド丹イバも小さな卵力で
済み、設計が著[、〈々り易くなる。
りのシフト・レジスタのクロックのラインの容量も小さ
くでキることから、りaνり・ド丹イバも小さな卵力で
済み、設計が著[、〈々り易くなる。
数十から干近い走査信44シ形成する回路シ内蔵するO
(!D4イン・センサ、MO8型エリア・センサなどの
イメージ・センサ、大容借のドツト畢マトリックス液晶
表示用Yドライバなどにおいて本発明は多大な改良効果
?もたらす本のでちる。
(!D4イン・センサ、MO8型エリア・センサなどの
イメージ・センサ、大容借のドツト畢マトリックス液晶
表示用Yドライバなどにおいて本発明は多大な改良効果
?もたらす本のでちる。
第1図は本発明の走査信号形成回路の一実施例な示す回
路図である。 12図はそのタイム・チャートでhs。 tJK3図は従来の走査信号形成回路図でちり、第4図
はそのタイム・チャートである。 1g5図i1t!ダイナミック・ホールドのシフト拳し
ジスタ1ビット分の回路図で、(b)はそこで用いられ
る2相クロツクのタイム・チャートでちる。 1、 d、 5・・・・・・シフト・レジスタ2・・・
・・・セット機a吋に分周器 3・・・・・・セット機能付ロウレベル書込入のディレ
ー@7リツプ・7 el−lプ 以 上 出願人 セイコーエプソン株式会社 代叩人 弁理士 最上 務 他1名 ′j−2回
路図である。 12図はそのタイム・チャートでhs。 tJK3図は従来の走査信号形成回路図でちり、第4図
はそのタイム・チャートである。 1g5図i1t!ダイナミック・ホールドのシフト拳し
ジスタ1ビット分の回路図で、(b)はそこで用いられ
る2相クロツクのタイム・チャートでちる。 1、 d、 5・・・・・・シフト・レジスタ2・・・
・・・セット機a吋に分周器 3・・・・・・セット機能付ロウレベル書込入のディレ
ー@7リツプ・7 el−lプ 以 上 出願人 セイコーエプソン株式会社 代叩人 弁理士 最上 務 他1名 ′j−2回
Claims (1)
- 選択ビットをシフト・クロックと同期して順次隣りヘと
シフトしていく走査信号形成回路において、外部より供
給されるシフト・クロックを1/2分周したクロックで
シフト・レジスタを動作させること、及びレジスタのマ
スタ出力とスレーブ出力の両方をレジスタ外部へ取り出
して走査信号形成に用いることを特徴とする走査信号形
成回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61024341A JPS62183272A (ja) | 1986-02-06 | 1986-02-06 | 走査信号形成回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61024341A JPS62183272A (ja) | 1986-02-06 | 1986-02-06 | 走査信号形成回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62183272A true JPS62183272A (ja) | 1987-08-11 |
Family
ID=12135481
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61024341A Pending JPS62183272A (ja) | 1986-02-06 | 1986-02-06 | 走査信号形成回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62183272A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006107566A (ja) * | 2004-09-30 | 2006-04-20 | Seiko Epson Corp | シフトレジスタ |
JP2007178784A (ja) * | 2005-12-28 | 2007-07-12 | Oki Electric Ind Co Ltd | 駆動装置 |
JP2013080557A (ja) * | 2012-12-10 | 2013-05-02 | Fuji Electric Co Ltd | シフトレジスタ |
-
1986
- 1986-02-06 JP JP61024341A patent/JPS62183272A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006107566A (ja) * | 2004-09-30 | 2006-04-20 | Seiko Epson Corp | シフトレジスタ |
JP2007178784A (ja) * | 2005-12-28 | 2007-07-12 | Oki Electric Ind Co Ltd | 駆動装置 |
US8040315B2 (en) | 2005-12-28 | 2011-10-18 | Oki Semiconductor Co., Ltd. | Device for driving a display panel with sequentially delayed drive signal |
KR101375168B1 (ko) * | 2005-12-28 | 2014-03-18 | 라피스 세미컨덕터 가부시키가이샤 | 구동장치 |
JP2013080557A (ja) * | 2012-12-10 | 2013-05-02 | Fuji Electric Co Ltd | シフトレジスタ |
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