JPS62183272A - 走査信号形成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はイメージφセンサ用ＩＣなどに内蔵される走査
信号形成回路に関す゛る。

〔発明の概要〕

木発明けＭＯＥｉ型やＣｌ０Ｄ型のイメージ管センナ、
あるいはま之ドプト・マトリックス液晶表示駆動用Ｙド
ライバなどに内蔵される走査信号形成回路に訃いて、回
路内のシフト・レジスタ？、走査信号形成回路外部より
併給されるシフト・ククックノＨの周波数のクロックで
動作させることにより、シフト・レジスタの段数な走査
線の数の半分で済ませて走査信号形成回路のＩＣチップ
上での占有面積を減少させるとともに、消費電流や電源
ノイズを半減させたものである。

〔従来の技術〕

従来の走査信号形成回路を第３図に示す。これは極めて
オーツドックスで古典的な回路でちる。

走査信号０ｆＬ（ｎ＝１．２．５・・・・・・）１本に
対応してシフト・レジスタ５が１ビツトずつ配置され、
すべてのシフト・レジスタには、外部から供給されたシ
フト・クロック０ＫＧ−強力なりロック・ドライバでバ
ッファし比クロックが入力される。レジスタ出力ｇ、ｈ
ｔりｃ２−／りの立上ｈｚりに同期する型の場合の動作
シタイム・チセートで第４図に示し、た。

〔発明が解決しよ５とする問題点〕 従来技術では走査信号の本数と同じビット数のシフト・
レジス々ｆｒｆｌ？要とし、重比それらシすぺで外部か
ら供給されるシフト−クロックと同じ周期のクロックで
動作させている。６ａＱ　ｘ　４００ドツトの中解像度
エリア・センサではシフトリａ−）ｙｈ；約２ａＭＨｔ
で６４０ビツトのレジスタ＾電動作しレジスタ１ビット
当りのクロνり・ラインの容゛量シｏ、ｓｐｐとすると
、平均消費電流けα５ＰＦＸ５Ｖｘ　２０ＭＨｇ　Ｘ　
６４０　＝　５２ｍｋ　　となる、ａｙｏａ−工０の場
合、はとんどの電流はクロック六−変化するタイミング
での過渡電流でちる友め、平均電流が３２ｍＡでもって
も過渡電流はすさまじいものとなり、電源ｈｚ　ｓちれ
大きなノイズ発生源とｒｒって、システム設計な大変難
しいものとしている。

本発明はまず従来技術のこの欠点Ｉ）−解決しようとし
たものでちる。更に工０チヴプ上での占有面積な減少さ
せ、チップコスト低減を図りｔものでもある。

〔間呵点シ解決するための手段〕

本発明の走査信号形成回路は、外部から供給されるシフ
ト・クロックをイに分周したクロックでシフト・レジス
タシ動作させること及びレジス々のマスター出力とスレ
ーブ出力の両方？レジスタ外部へ吹り出して走査信号形
成釦用いることＩｊｔ特徴とする。

〔作用〕

ｌ［３図の従来回路はデータｈｉランダムに入力すれて
も使える通常のシフト・レジスタである。これに対し走
査信号は選択ビットだけｈｔハイ（又けａつ）となって
おりその状ｎな順次隣りヘシフトしていくだけという規
則性がある。この規則性に着目し、レジスタの通常用い
られるスレーブ出力の入でなくマスター出力も利用すれ
ば、外部より供給されるシフト・クロックｔ％分周した
クロックでシフト・レジスタを動作させ、かつシ７ト−
レジス々の段数が走査線の半分で済む回路なつくること
が可能となる。

〔実施例〕

第１図は本発明による一実施例の走査信号形成回路を示
し几図である。レジス々や７す・Ｉプ・フロツブの出力
がクロックの立上六ｔりに同期する場合の動作をタイム
・チャートで第２図に示し几。以下にこの回路の動作に
ついて説明する。１けデータ入力信号ＤＩを続入込むた
めのＤＦＦ　（ディレー・フリップ・クロック）でｈｔ
）、ＤｘｈＺハイの時クロックの立上りでセット信号Ｂ
ｏ　　ｈｓハイとなる。

２け外部より供給されるシフト・クロックＯに枦イ分周
する几めのセット１４１ｅＩＦｔのトグルＰＦでちり、
ＳＯでハイに初期化されたあとＯＫ立上ｈ；りの都度出
力／ｌ”−反転する信号ｃＬ／＋を得られる。３けデー
タ入力がロウに固定されｔセット機能付ＤＦＦ’であり
、出力０．１Ｆ１セクト信号Ｂｏでハイになり、ＣＬの
次のクロックの立上りでデータ入力に従ってａウレベル
ヤ出力する。４修よびそれより右はシフト・レジスタで
ちり、ＯＫをイ分局し友クロックＯＬに同期して順次デ
ー４シシフトしてい〈。この時、マスター出力はＣＬの
立下りに同期し、スレーブ出力はＯＬの立上り忙同期し
て変化するので０．１　＋　Ｑ、１　＋　Ｑ、Ｂ　、　
Ｍｌ　、　ＭＳ　　は第２図のようになる。互いに隣り
合うマスター出力とスレーブ出力とのＡＮＤＫより走査
信号０ｆＬ（ｎ≧２）が得られる。以上が掌１図の回路
の動作説明である。

なか、シフトΦレジスタがスタティック・ホールド回路
の場合はマスター出力、スレーブ出力とも同相で取り出
すことｈ＝で鎗るが、ダイナミック・ホールドのシフト
・レジスタの場合にはマスター出力とスレーブ出力とが
逆相になる友め、第５図のように片方？インバートして
取り出せば第１図の回Ｗｓに適用できる。ダイナミック
・ホールドの回路ではクロック／１１２相となる友めＨ
分周回路には変更が必要である。

更に、同時１ｃ７ビツトｈｚ、ハイの状態でシフトする
走査信Ｊｌシ形成したい場合はマスター出力とスレーブ
出力とのＡＮＤ％−作らず、各々そのままパνファして
走査信号にすれば良い。

同時に３ピツ）　ｈ−ハイの状態でシフトする走査信号
な形成し逢い場合は、ＡＮＤかＯＲに変更すれば良い。

筆１図の回路を実際にＴＯ化する場合には、位相合わせ
のためにＡＮＤシＨＡＮＤに変え之り、セクトシリセッ
トに変え几り、インパータシ挿入しても良い。

〔発明の効果〕

以上述べて〆たようＫ、本発明によれば走査信号形成回
路圧おいて、シフト・レジスタの数ｆ＋ｉ従来の半分で
済み、かつ、シフト・レジスタシ動作させるりｏ　、ｙ
りの周波数も従来の号となる。その分だけ単純に工０チ
ップ上での占有面積は少なくて済み、過渡的な充放電電
流も半減し電源にノイズｌ１ｌｓ乗ること？抑えること
ができる。更にシフト・レジスタの応答Ａｓ従来より悪
くてもかまわない念め、シフト・レジスタを！ＩＩ成す
るトランジスタの能力（Ｍ　Ｏｐ〜ＩＣではチャネル幅
）シ小さくで般、より一層過渡電流やノイズシ減らすこ
とが可能となる。

シフト−レジス々の段数が半分になり、更に１ビＩト当
りのシフト・レジスタのクロックのラインの容量も小さ
くでキることから、りａνり・ド丹イバも小さな卵力で
済み、設計が著［、〈々り易くなる。

数十から干近い走査信４４シ形成する回路シ内蔵するＯ
（！Ｄ４イン・センサ、ＭＯ８型エリア・センサなどの
イメージ・センサ、大容借のドツト畢マトリックス液晶
表示用Ｙドライバなどにおいて本発明は多大な改良効果
？もたらす本のでちる。

【図面の簡単な説明】

第１図は本発明の走査信号形成回路の一実施例な示す回
路図である。 １２図はそのタイム・チャートでｈｓ。 ｔＪＫ３図は従来の走査信号形成回路図でちり、第４図
はそのタイム・チャートである。 １ｇ５図ｉ１ｔ！ダイナミック・ホールドのシフト拳し
ジスタ１ビット分の回路図で、（ｂ）はそこで用いられ
る２相クロツクのタイム・チャートでちる。 １、　ｄ、　５・・・・・・シフト・レジスタ２・・・
・・・セット機ａ吋に分周器 ３・・・・・・セット機能付ロウレベル書込入のディレ
ー＠７リツプ・７　ｅｌ−ｌプ 以　　上 出願人　セイコーエプソン株式会社 代叩人　弁理士　最上　務　他１名 ′ｊ−２回

Claims (1)

【特許請求の範囲】
1. 選択ビットをシフト・クロックと同期して順次隣りヘと
   シフトしていく走査信号形成回路において、外部より供
   給されるシフト・クロックを１／２分周したクロックで
   シフト・レジスタを動作させること、及びレジスタのマ
   スタ出力とスレーブ出力の両方をレジスタ外部へ取り出
   して走査信号形成に用いることを特徴とする走査信号形
   成回路。