JPS62183207A - Variable gain amplifier - Google Patents
Variable gain amplifierInfo
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- JPS62183207A JPS62183207A JP2379986A JP2379986A JPS62183207A JP S62183207 A JPS62183207 A JP S62183207A JP 2379986 A JP2379986 A JP 2379986A JP 2379986 A JP2379986 A JP 2379986A JP S62183207 A JPS62183207 A JP S62183207A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は1通信用及び民生用に使用されろ利得可変増幅
器に係り、特に多段増幀器の直接結合が可能な利得可変
増幅器に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a variable gain amplifier used for communication and consumer use, and more particularly to a variable gain amplifier capable of directly coupling multi-stage amplifiers.
光通信では、高利得で利得可変幅の広い増幅器が必要と
なる。このため、増幅器を多段直接結合して高利得、広
利得可変幅を得ているが、この場合各段の出力直流レベ
ルの安定化が重要な技術課題となる。第2図は、直流レ
ベル変動を低減するため提案された代表的な利得可変増
幅器の従来例を示したものである。(特開昭59−62
314号公報)。Optical communications require amplifiers with high gain and wide variable gain range. For this reason, multiple stages of amplifiers are directly coupled to obtain a high gain and a wide variable gain range, but in this case, stabilizing the output DC level of each stage is an important technical issue. FIG. 2 shows a conventional example of a typical variable gain amplifier proposed for reducing DC level fluctuations. (Unexamined Japanese Patent Publication No. 59-62
Publication No. 314).
この回路は、トランジスタ1,2、抵抗9〜12及び定
電流源20から構成される差動増幅器が基本となってい
る。利得制御は、端子V tnl Vinより入力され
る逆極性の信号電圧によって、トランジスタ対1,2に
流れる電流11.Izをトランジスタ対3,4及び7,
8で構成される2組の差動対のベース直流電圧VAac
、 Vrenを制御することにより行っている。また出
力信号V o u t 、 V o u tは、抵抗9
,10を負荷として出力される。この時、抵抗13によ
り、ベース直流電圧VAac+ Vrecの制御電圧に
よって2分流比が変わるトランジスタ4,7から供給さ
れる電流を電圧に変換し、分離用トランジスタ14を介
することにより出力直流レベルを低減するものである。This circuit is based on a differential amplifier composed of transistors 1 and 2, resistors 9 to 12, and a constant current source 20. Gain control is performed by controlling currents 11 . Iz as transistor pairs 3, 4 and 7,
The base DC voltage VAac of two differential pairs consisting of
, by controlling Vren. In addition, the output signals V out and V out are connected to the resistor 9
, 10 as a load. At this time, the resistor 13 converts the current supplied from the transistors 4 and 7 whose split ratio changes by the control voltage of the base DC voltage VAac+Vrec into a voltage, and reduces the output DC level by passing it through the isolation transistor 14. It is something.
第2図において、電流分流比をに、抵抗13をR,抵抗
10をRQ、)−ランジスタ14のベース−エミッタ間
電圧をV b eとすると、出力電圧Vout。In FIG. 2, if the current shunt ratio is R, the resistor 13 is R, the resistor 10 is RQ, and the voltage between the base and emitter of the transistor 14 is V be , then the output voltage Vout.
Voutは、
ここで、Ix+Iz=2Io、RM:RR/2、Iz=
IO+ΔIs、l2=Io−Δ■S(ΔIsは信号分)
とすると、式(1)は
となり、出力直流レベルはトランジスタ14のペースエ
ミッタ間電圧Vbeの電流依存性のみが変動の主因とな
る。ところがトランジスタ14に流れる電流は0〜2I
oまで変化するため1例えば利得可変幅が28d 11
の場合には、出力直流レベル変動は100 m Vとな
り、次段増給を直結する場合に飽和の問題を避けられな
かった。Vout is, where Ix+Iz=2Io, RM:RR/2, Iz=
IO + ΔIs, l2 = Io - Δ■S (ΔIs is the signal)
Then, Equation (1) becomes as follows, and the main cause of variation in the output DC level is only the current dependence of the pace-emitter voltage Vbe of the transistor 14. However, the current flowing through the transistor 14 is 0 to 2I.
For example, the gain variable width is 28d 11
In this case, the output DC level fluctuation was 100 mV, and the problem of saturation could not be avoided when directly connecting the next stage booster.
本発明の目的は、この本質的に生じる出力直流レベルの
変動を全くなくすことにある。It is an object of the present invention to completely eliminate this inherently occurring variation in output DC level.
上記問題点を解決するため、本発明では、入力信号と同
相及び逆相の信号電流の分流比を各々制御する2組の差
mノ対のうち、同じ分流比で逆相となるトランジスタの
コレクタを接続して、負荷抵抗をもつ1〜ランジスタの
コレクタ部に電流加算する構成をとることにより、利得
可変時の出力直流レベルをなくすものである。In order to solve the above-mentioned problems, the present invention provides collectors of transistors that are in opposite phases at the same dividing ratio among two pairs of differential m pairs that respectively control the dividing ratios of signal currents that are in-phase and opposite-phase to the input signal. The output DC level is eliminated when the gain is varied by connecting the transistors and adding current to the collector portions of transistors 1 to 1 with load resistances.
本発明は、入力信号と同相及び逆相の信号電流の分流比
を各々制御する2組の差動トランジスタ対のうち、同じ
分流比となるトランジスタをベース、エミッタを共有す
る2つの1−ランジスタに分割し、分割したトランジス
タのうち、同相と逆相のトランジスタのコレクタを接続
し、異なる分流比となるトランジスタのコレクタに接続
することによって、同相、逆相の相補交流信号を相殺し
て異なる分流比となるトランジスタの直流電流に加算す
ることにより、利得変化時、つまり分流比が変化しても
負荷抵抗に流れる直流電流を一定にして出力直流レベル
を固定するものである。In the present invention, among two pairs of differential transistors that respectively control the shunt ratio of signal currents in the same phase and opposite phase to the input signal, transistors with the same shunt ratio are used as two 1-transistors that share a base and an emitter. By connecting the collectors of the in-phase and anti-phase transistors among the divided transistors and connecting them to the collectors of the transistors with different shunt ratios, the in-phase and anti-phase complementary AC signals can be canceled out to create different shunt ratios. By adding this to the DC current of the transistor, the output DC level is fixed by keeping the DC current flowing through the load resistor constant even when the gain changes, that is, even when the shunt ratio changes.
以下、本発明を実施例にて説明する。第1図に本発明に
よる利得可変増幅器の基本構成を示す。The present invention will be explained below with reference to Examples. FIG. 1 shows the basic configuration of a variable gain amplifier according to the present invention.
第1図において、利得を制御する第2.第3のトランジ
スタ対のうち、トランジスタ3,8は端子VAGCに共
通接続され、トランジスタ4,5,6゜7は端子Vre
zに共通接続され、それぞれのベース及びエミッタが各
々共有されている。次に出力直流レベル固定の原理を説
明する。第1図において、2Io=1!十■2、分流比
をKと仮定すると、トランジスタ8に流れる電流はに1
1、トランジスタ3に流れる電流はK I x、トラン
ジスタ4,5て出力電圧Vouts Voutは
・・・(3)
となる。In FIG. 1, the second. Of the third transistor pair, transistors 3 and 8 are commonly connected to the terminal VAGC, and transistors 4, 5, and 6°7 are connected to the terminal Vre.
z, and their respective bases and emitters are shared. Next, the principle of fixing the output DC level will be explained. In FIG. 1, 2Io=1! Assuming that the shunt ratio is K, the current flowing through transistor 8 is 1
1. The current flowing through the transistor 3 is K I x, and the output voltage Vouts Vout from the transistors 4 and 5 is as follows (3).
ここでIs”:Io+ΔIs、Iz=Io−ΔIsとす
ると、
となり、出力直流レベルは分流比に依存しないため、利
得変化時に出力直流レベルが固定されることになる。Here, if Is'':Io+ΔIs, Iz=Io−ΔIs, then the output DC level does not depend on the shunt ratio, so the output DC level is fixed when the gain changes.
第3図に本発明による別の一実施例を示す。図仲、1−
12の符号は第1図と同じであるが、トランジスタ15
,1.6が付加されている点が異なる。トランジスタ1
5.16は利得を制御する第2、第3のトランジスタ対
のコレクタ部にベース接地段としてカスコード接続され
ているので、増幅器の負荷としては、抵抗9とトランジ
スタ15、及び抵抗10とトランジスタ16という能動
負荷となる。従って第1図の場合のように負荷抵抗9に
対しトランジスタ3,4.5の3つが接続されている場
合には、3つ分のトランジスタ容量(ベース・コレクタ
間容量、コレクタ・基板間容量)が帯域特性の劣化に大
きく影響するのに対し、第3図の場合には負荷抵抗9に
対しトランジスタ15の1個しか接続されていないため
広帯域特性が望める。出力直流レベル変動に関する効果
は第1−図の場合と全く同様(4)式で表わされる。FIG. 3 shows another embodiment according to the present invention. Zunaka, 1-
The reference numeral 12 is the same as in FIG. 1, but the transistor 15
, 1.6 is added. transistor 1
5.16 is cascode-connected as a common base stage to the collector portions of the second and third transistor pairs that control the gain, so the amplifier loads are resistor 9 and transistor 15, and resistor 10 and transistor 16. It becomes an active load. Therefore, when three transistors 3 and 4.5 are connected to the load resistor 9 as in the case of Fig. 1, the capacitance of the three transistors (base-collector capacitance, collector-substrate capacitance) However, in the case of FIG. 3, since only one transistor 15 is connected to the load resistor 9, wide band characteristics can be expected. The effect regarding the output DC level fluctuation is expressed by equation (4) in exactly the same way as in the case of FIG.
本発明によれば、利得可変増幅器の出力直流レベルが、
利得変化時にも全く変動しないため、次段増幅器の飽和
を防止することができ、直流伝送に好適な多段直結増幅
器を構することが可能となる。According to the present invention, the output DC level of the variable gain amplifier is
Since there is no change at all even when the gain changes, saturation of the next stage amplifier can be prevented, making it possible to construct a multistage direct-coupled amplifier suitable for DC transmission.
第1図は本発明の一実施例による基本回路構成図、第2
図は従来技術の回路構成図、第3図は本発明による別の
実施例による回路構成図である。
1〜8.14〜16・・・トランジスタ、9〜13・・
・抵抗、20・・・定電流源。FIG. 1 is a basic circuit configuration diagram according to an embodiment of the present invention, and FIG.
This figure is a circuit configuration diagram of the prior art, and FIG. 3 is a circuit configuration diagram according to another embodiment of the present invention. 1-8.14-16...transistor, 9-13...
・Resistance, 20...constant current source.
Claims (1)
ランジスタ対と、このトランジスタ対を流れる電流を制
御するためにこのトランジスタ対のコンタクタ部にカス
コード接続された第2、第3のトランジスタ対とを備え
、上記第2、第3のトランジスタ対のうち各々1つの差
動対のコレクタに接続された負荷抵抗から信号を出力す
る利得可変増幅器において、前記第2、第3のトランジ
スタ対のうちベース、エミッタを共有し差動対を構成す
る以外のトランジスタのコレクタを各々第3、第2の差
動対のコレクタに接続して構成したことを特徴とする利
得可変増幅器。1. A first differential transistor pair whose current changes depending on the input signal voltage, and second and third transistors connected in cascode to the contactor section of this transistor pair to control the current flowing through this transistor pair. and a variable gain amplifier that outputs a signal from a load resistor connected to the collector of each differential pair of the second and third transistor pairs, A variable gain amplifier characterized in that the collectors of the transistors other than those forming the differential pair sharing a base and emitter are connected to the collectors of the third and second differential pairs, respectively.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2379986A JPS62183207A (en) | 1986-02-07 | 1986-02-07 | Variable gain amplifier |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2379986A JPS62183207A (en) | 1986-02-07 | 1986-02-07 | Variable gain amplifier |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62183207A true JPS62183207A (en) | 1987-08-11 |
Family
ID=12120369
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2379986A Pending JPS62183207A (en) | 1986-02-07 | 1986-02-07 | Variable gain amplifier |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62183207A (en) |
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- 1986-02-07 JP JP2379986A patent/JPS62183207A/en active Pending
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