JPS6217793A - Image memory control circuit - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、画像メモリ制御回路に係り、特例画像メモリ
に書き込むべき画像データと画像メモリのデータパスを
夫々小単位に分割し、小単位毎に指定された１ｍ像デー
タを、小単位毎に指定されたデータパス上に変換出力す
る画像メモリ制御回路に関する。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to an image memory control circuit, in which image data to be written to a special image memory and a data path of the image memory are each divided into small units, and each small unit is The present invention relates to an image memory control circuit that converts and outputs designated 1m image data onto a designated data path in small units.

〔発明の技術的背景とその問題点１ 画像データをＣＰＵの処理によって画像メモリに書き込
み、この書き込まれたデータを処理するシステムとして
１例えば文字放送システムが挙げた水平走査期間に、デ
ィジタル信号を重畳して伝送し、受信機に文字や図形か
ら成る画像情報を表示するシステムであるう このシステムにおいて１文字情報はカーソルサイズに従
って表示画面上に表示されるが、このカーソルサイズは
第１０図に示すように種々のものが存在する。同図中、
破線図示の区画は実際に文字が表示される構成画素枠を
示すデザイン枠であり実線図示の区画は行間字間を含め
た文字の表示区画を示すカーソルサイズである。[Technical background of the invention and its problems 1 A system for writing image data into an image memory through processing by a CPU and processing the written data 1 For example, a digital signal is superimposed in the horizontal scanning period of a teletext system. In this system, which is a system that transmits image information consisting of characters and figures to a receiver, one character information is displayed on the display screen according to the cursor size, and this cursor size is shown in Figure 10. There are many different types. In the same figure,
The sections illustrated with broken lines are design frames indicating constituent pixel frames in which characters are actually displayed, and the sections illustrated with solid lines are the cursor size indicating the display section of characters including the spaces between lines.

一方、データは８ビット単位（バイト単位）または１６
ビツト単位（ワード単位）で処理されるため、表示画面
の横方向のアドレス（以下Ｘアドレスという）も８ビッ
ト単位（以下バイトアドレスという）または１６ビツト
単位（以下ワードアドレスという）で付けられる。第２
図に、文字放送システムにおける一般的な表示画面の画
素構成である２４８（横）　Ｘ　２０４（ａ）に対して
付けられたＸアドレス及び縦方向のアドレス（以下Ｘア
ドレスという）の例を示す。On the other hand, data is 8 bits (byte) or 16
Since processing is performed in bit units (word units), addresses in the horizontal direction of the display screen (hereinafter referred to as X addresses) are also assigned in 8 bit units (hereinafter referred to as byte addresses) or 16 bit units (hereinafter referred to as word addresses). Second
The figure shows an example of an X address and a vertical address (hereinafter referred to as X address) assigned to 248 (horizontal) x 204 (a), which is a pixel configuration of a general display screen in a teletext system.

従って、カーソルサイズの横方向の大きさが８ビツト（
第１０図す、ｃ）、・１６ビツト（第１０図ｄ。Therefore, the horizontal size of the cursor size is 8 bits (
Figure 10, c), 16 bits (Figure 10, d).

ｆ、ｊ）、３２ビツト（第１０図ｅ２ｇ）のものに対し
ては、文字の表示位置と表示画面のＸアドレスにずれは
生じない。ところが、カーソルサイズが超小形サイズ（
第１０図ａ）、特殊サイズ１（第１０図ｈ）の場合は、
文字の表示位置と表示画面のＸアドレスにずれが生じる
。f, j), 32 bits (e2g in Figure 10), there is no deviation between the character display position and the X address on the display screen. However, the cursor size is extremely small (
For Figure 10 a) and special size 1 (Figure 10 h),
A discrepancy occurs between the character display position and the X address on the display screen.

上述の事態を第１１図に示す表示例を参照して説明する
。同図において、カーソルＣＩ、Ｃ２は標準文字サイズ
（第１０図ｄ）であるためＸアドレスにずれは生じない
が、カーソルＣ３は特殊サイズｌであるためＸアドレス
が４ビツトずれてしまう。さらに、それ以降、標準文字
サイズのカーソル０４〜Ｃ６が続いても４ビツトのずれ
は解消しない。The above-mentioned situation will be explained with reference to the display example shown in FIG. In the figure, since the cursors CI and C2 are of standard character size (FIG. 10d), no shift occurs in the X address, but since the cursor C3 is of special size l, the X address is shifted by 4 bits. Furthermore, even if cursors 04 to C6 of standard character size continue after that, the 4-bit shift is not resolved.

これらのずれたデータをバイトアドレスとして構成され
た画像メモリに書く場合、例えば第１１図のカーソルＣ
４の文字を書く場合には、１６ビツトの文字データの上
位８ビツトはバイトアドレス＠６″の下位４ビツトとバ
イトアドレス１７１の上位４ビツトの位置に分割して書
き、１６ビツトの文字データの下位８ビツトはバイトア
ドレス１７１の下位４ビツトとバイトアドレス１８１の
上位４ビツトの位置に分割して書かなければならない。When writing these shifted data to an image memory configured as byte addresses, for example, write cursor C in Figure 11.
When writing a character number 4, the upper 8 bits of 16-bit character data are divided into the lower 4 bits of byte address @6'' and the upper 4 bits of byte address 171, and the 16-bit character data is The lower 8 bits must be divided and written into the lower 4 bits of byte address 171 and the upper 4 bits of byte address 181.

このバイトアドレスとしてアドレッシングされた画像メ
モリに４ビット単位で書き込むには１例えば第１２図に
示すフローチャートに従ってＣＰＵが行なっていた。即
ち、書き込みアドレスを設定（ステップ５ｔｌｌ）Ｌ、
文字データをキャラクタジェネレータＣＧから読み出す
（ステップ５１２）。この文字データを１ビツトずつ４
回、計４ビットシフト（ステップ８ｔｔａ）した後、不
要の４ビツトをマスクしくステップ５ｔ１４）、一旦こ
のマスクデータを格納しておく（ステップ８ｔｌｓ）ｏ
ステップ８ｔｕで設定した書き込みアドレスによって画
像メモリからデータを読み出しくステップ５ｔ１ｓ）、
このデータと上記マスクデータとの論理和をとシ（ステ
ップ５ｔ１７）画像メモリ書き込む（ステップＳｔ１ｇ
）。そして、１列（標準文字サイズの場合冴）の書き込
みが終了するまで上記処理を繰り返す（ステップ８１１
９）。Writing in 4-bit units to the image memory addressed as this byte address was performed by the CPU, for example, according to the flowchart shown in FIG. That is, set the write address (step 5tll) L,
Character data is read from the character generator CG (step 512). This character data is 4 bits at a time.
After shifting a total of 4 bits (step 8tta), mask the unnecessary 4 bits (step 5t14), and temporarily store this mask data (step 8tls).
Read data from the image memory according to the write address set in step 8tu (step 5t1s),
The logical sum of this data and the mask data is calculated (step 5t17) and written into the image memory (step St1g).
). Then, the above process is repeated until writing of one column (Sae in the case of standard character size) is completed (step 811).
9).

また、Ｘアドレスを１６ビツト単位のワードアドレスに
した場合、１６ビツトの文字データの上位８ビツトはワ
ードアドレス１３１の中央の８ビツトに書き、１６ビツ
トの文字データの下位８ビツトはワードアドレスｌ　３
１の下位４ビツトとワードアドレス＃４１の上位４ビツ
トに分割して書かなければならない。この場合も、ＣＰ
Ｕが行なうデータ変換処理は、第１２図に示したフロー
チャートのようになを。Furthermore, when the X address is a word address in 16-bit units, the upper 8 bits of 16-bit character data are written to the middle 8 bits of word address 131, and the lower 8 bits of 16-bit character data are written to word address l3.
It must be written separately into the lower 4 bits of 1 and the upper 4 bits of word address #41. In this case as well, C.P.
The data conversion process performed by U is as shown in the flowchart shown in FIG.

以上説明したように、文字の表示位置と表示画面のＸア
ドレスがずれた場合の文字データの変換処理は、従来Ｃ
ＰＵがソフトウェアによって行なっていた。そのため、
８ビツトの文字データの上位４ビツトと下位４ビツトの
変換（ステップ５ｔ１３゜３ｔ１４）や、先に画像メモ
リに書き込まれているデータを読み出し、このデータと
書き込むべきデータとの合成（ステップ８ｔ１６　、５
ｔｔｙ　）の後、再び画像メモリに書き込む（ステップ
８ｔｔｓ）、といった処理が必要となる。従って、ノア
トウエア自体が複雑になるといった問題や、１文字分の
データを書き込む処理時間が非常に増大するといった問
題が発生するっ 処理時間が長くなると１文字放送信号の伝送速度にデー
タ処理が間に合わなくなるので、整合をとるため文字放
送信号を蓄えておくバッファＲＡＭを大容量にしなけれ
ばならないか、またはデータ処理を行なうＣＰＵを高速
なものＫしなければならなくなる。As explained above, the conversion process of character data when the display position of the character and the X address of the display screen are shifted is conventionally
This was done by PU using software. Therefore,
Converting the upper 4 bits and lower 4 bits of 8-bit character data (steps 5t13 and 3t14), reading the data previously written to the image memory, and combining this data with the data to be written (steps 8t16 and 5)
tty), it is necessary to write the data into the image memory again (step 8tts). Therefore, problems arise such as the Noatware itself becoming complicated and the processing time required to write one character's worth of data increasing significantly.If the processing time becomes longer, the data processing will not be able to keep up with the transmission speed of a single character broadcasting signal. Therefore, in order to achieve matching, the buffer RAM for storing the teletext signal must have a large capacity, or the CPU that processes the data must be a high-speed CPU.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、画像メモ＋Ｊ　Ｋ書き込むべき位置と
、画像表示位置に対応して付された画像メモリのアドレ
スとがずれた画像データに対しても、所定の書き込み位
置罠高速に書き込みが行なえる画像メモリ制御回路を提
供することにある。An object of the present invention is to write image memo + JK at a predetermined writing position and at high speed even for image data in which the writing position and the address of the image memory assigned corresponding to the image display position are misaligned. An object of the present invention is to provide an image memory control circuit that uses the following functions.

〔発明の概要〕[Summary of the invention]

この発明では、例えば第１図に示すように１画像メモリ
１０に書き込むべき画像データを書き込みデータレジス
タ６０にセットし、この画像データＤＢｌｓ〜Ｏと画像
メモリ１０のデータパスＭＤ１５〜０をクトレジスタ７
０に指定する。このセレクトレジスタ７０から出力され
るどの画像データをどのデータパスに出力するかを示す
セレクト信号８１５〜０に従って、変換回路８０が指定
されたデータ変換を行なグい、デコーダ９０からのライ
トイネーブル信号Ｗ３〜０によって画像メモリ１０に書
き込んでいる。According to the present invention, for example, as shown in FIG.
Specify 0. According to select signals 815 to 0 indicating which image data is output from the select register 70 to which data path, the conversion circuit 80 performs specified data conversion, and the write enable signal from the decoder 90 is output. It is written to the image memory 10 by W3-0.

〔発明の実施例〕[Embodiments of the invention]

以下１本発明の画像メモリ制御回路の一実施例を、図面
を参照して説明する。なお、以下の説明では、この発明
を画像表示領域として第２図に示すように、文字放送シ
ステムの標準的な構成である２４８（横）　Ｘ　２０４
　（縦）を有するシステムに適用する場合を代表として
説明するっ この実施例の回路図を示す第１図において、１０は画像
メモリである。この画像メモリ１０は２次元メモリであ
り、夫々４×４にビットの記憶容量をもつ４つのＲＡＭ
ｌ０１〜１０４から構成される。従って、表示領域にお
いて、Ｘアドレスでアクセスされる画像データは第３図
に示すように１６ビツド分となシ、この画像メモリ】０
のデータパスは１６ビツドで構成される。Ｒ，ＡＭＩＯ
Ｉに格納される画像データはデータパスＭＤ３〜０を介
され、同様にＲＡ　Ｍ　１０２〜１０４に格納される画
像データは夫々データパスＭＤ７〜４．ＭＤＩＩ〜ｓ、
ＭＤｌｓ〜１２を介される。An embodiment of the image memory control circuit of the present invention will be described below with reference to the drawings. In the following description, the present invention will be described as an image display area of 248 (horizontal) x 204, which is the standard configuration of a teletext system, as shown in FIG.
In FIG. 1 showing a circuit diagram of this embodiment, which will be described as a representative case where it is applied to a system having a (vertical) structure, 10 is an image memory. This image memory 10 is a two-dimensional memory, and includes four RAMs each having a storage capacity of 4×4 bits.
Consists of l01 to l04. Therefore, in the display area, the image data accessed by the X address is for 16 bits as shown in FIG.
The data path consists of 16 bits. R, AMIO
The image data stored in RAMs 102-104 is passed through data paths MD3-0, and the image data stored in RAMs 102-104 are passed through data paths MD7-4, respectively. MDII~s,
It is passed through MDls~12.

このようにして画像データが格納された画像メモリ１０
においては、アドレスカウンタ加から発生する読み出し
アドレスによって１６ビツド分の画像データの読み出し
がなされる。このアドレスカウンタ加は横方向のアドレ
スを出力するＸアドレスカウンタ２０１と縦方向のアド
レスを出力するＹアドレスカウンタ２０２から成る。カ
ウンタ２０１は表示クロックＣＰをカウントし、８ビツ
トのＸアドレスＸ７〜０を出力する。このＸアドレスＸ
７〜０のうち、実際に画像メモリ１０に供給されるのは
上位４ピツト出力Ｘ７〜４であり、下位４ビツト出力Ｘ
３〜０は表示クロックＣＰの１６ビツド期間内のタイミ
ングを得る基準として用いられる。一方、カウンタ２０
２は水平ドライブパルスＨＤをカウントし、８ビツトの
Ｙアドレスセレクタを出力する。Image memory 10 in which image data is stored in this way
In this case, 16 bits of image data are read out using the read address generated from the addition of the address counter. This address counter consists of an X address counter 201 that outputs a horizontal address and a Y address counter 202 that outputs a vertical address. Counter 201 counts display clock CP and outputs 8-bit X address X7-0. This X address
Of 7 to 0, the upper 4 bit outputs X7 to 4 are actually supplied to the image memory 10, and the lower 4 bit outputs
3 to 0 are used as a reference for obtaining the timing within the 16-bit period of the display clock CP. On the other hand, counter 20
2 counts horizontal drive pulses HD and outputs an 8-bit Y address selector.

カウンタ２０１　、２０２の出力アドレスは、アドレス
セレクタ（２）を介して画像メモリ１０に与えられる。The output addresses of the counters 201 and 202 are given to the image memory 10 via an address selector (2).

これによシ、画像メモリ１０からは１６ビツド分の画像
データが１度に読み出され、読み出された１６ド、ト分
の並列データは並列／直列変換回路４０に口−ドされる
。そして、並列／直列変換可路切から表示クロックＣＰ
Ｋ従って１ドツト単位の直列データとして出力される。Accordingly, 16 bits of image data are read out from the image memory 10 at one time, and the read 16 bits of parallel data are input to the parallel/serial conversion circuit 40. Then, from the parallel/serial conversion path disconnection to the display clock CP
K is therefore output as serial data in units of one dot.

上述のように、１６ビツト分の画像データを画像メモリ
１０から１度に読み出すことにより、表示のために画像
メモリ１０をアクセスする期間を短縮することができる
。その結果、表示期間において、画像メモリ１０が表示
の九めに何らアクセスされない空き時間を得ることがで
きる。第１図では、この空き時間を利用してｔｉ　昧メ
モリ１０に画像データを書き込んでいる。As described above, by reading 16 bits of image data from the image memory 10 at one time, the period for accessing the image memory 10 for display can be shortened. As a result, during the display period, it is possible to obtain a free time in which the image memory 10 is not accessed at all during the display period. In FIG. 1, image data is written into the remote memory 10 using this free time.

ここで、画像データの書き込みについて説明する。Here, writing of image data will be explained.

画像メモリ１０に画像データを書き込むべきアドレスは
、図示しないＣＰＵ（基本ビット数は８ビツト）からデ
ータパス上に出力され、書き込みアドレスレジスタ刃に
ラッチされる。このレジスタ父は横方向のアドレスをワ
ード単位で与える４ビツトのワードアドレスＷＡ　３〜
Ｏを格納するワードアドレスレジスタ５０１と、縦方向
のアドレスを１ライン単位で与える８ビツトのラインア
ドレスＬＡ７〜０を格納するラインアドレスレジスタ５
０２とから構成される。The address at which image data should be written to the image memory 10 is output from a CPU (not shown) (basic bit number is 8 bits) onto a data path and latched into a write address register blade. The father of this register is a 4-bit word address WA3 that gives the horizontal address in word units.
A word address register 501 that stores O, and a line address register 5 that stores 8-bit line addresses LA7 to LA0 that give vertical addresses in units of one line.
02.

上記ワードアドレスＷＡ３〜０をラインアドレスＬＡ７
〜０は、上述した表示の空き時間にアドレスセレクタ３
０によって選択され１画像メモリ−０に供給される。The above word addresses WA3-0 are converted to line address LA7.
~0 is the address selector 3 during the free time shown above.
0 is selected and supplied to 1 image memory-0.

書き込みアドレスレジスタ刃で指定された両像メモリー
０上のアドレスに書き込まれる画像データは、書き込み
データレジスタ６０にデータパスを介してラッチされる
。この書き込みデータレジスタ６０は、８ビツトの画像
データを格納するデータレジスタ６０１と、この８ビツ
トの画像データを横方向に拡大するか否かの拡大信号Ｄ
ＢＷを格納する１ビツトの拡大レジスタ６０２と、拡大
信号ＤＢＷに応じて８ビツトの画像データＤ７〜０ｔ−
ｆｆｌ方向に２倍に拡大した画像データ”８１５〜０に
変換する８ビット−１６ビツト拡大変換回路６０３から
成る。なお横方向に拡大しないときは、データレジスタ
６０１にセットされた画像データＤ７〜０は、そのまま
ＤＢ１５〜８に出力される。The image data written to the address on both image memories 0 specified by the write address register blade is latched into the write data register 60 via a data path. This write data register 60 includes a data register 601 that stores 8-bit image data, and an enlargement signal D that indicates whether or not to enlarge this 8-bit image data in the horizontal direction.
A 1-bit enlargement register 602 that stores BW and 8-bit image data D7 to 0t- according to the enlargement signal DBW.
It consists of an 8-bit to 16-bit enlargement conversion circuit 603 that converts image data "815 to 0" that has been enlarged twice in the ffl direction.When not enlarging in the horizontal direction, the image data D7 to 0 set in the data register 601 is output as is to DBs 15-8.

この拡大変換回路６０３の詳細を、第４図に示す回路図
を参照して説明する。The details of this enlarging conversion circuit 603 will be explained with reference to the circuit diagram shown in FIG.

横方向に２倍拡大する場合には、信号ＤＢＷが１１１で
あるのでアンドゲート６１１〜６１７が開き、画像デー
タＤ７はデータＤＢ　１５．１４にオアゲート６２０を
介して２倍に拡大変換される。画像データＤ６〜４も同
様に変換される。画像データＤ３〜ＯＫついても、デー
タＤ３がデータＤＢ７．６　Ｋ変換され、データＤ２〜
０も同様である。一方、拡大しない場合には信号ＤＢＷ
７５Ｚ　’Ｏ’　ｆ　６るノテ、インバータ６３０にヨ
ってアンドゲート６３１〜６３７が開き、画像データＤ
７〜０は夫々データＤＢ１５〜８としてそのまま出力さ
れる。When enlarging the data twice in the horizontal direction, since the signal DBW is 111, the AND gates 611 to 617 open, and the image data D7 is enlarged and converted to data DB 15.14 by two times through the OR gate 620. Image data D6 to D4 are similarly converted. Even if image data D3~OK is set, data D3 is converted to data DB7.6K, and data D2~
The same applies to 0. On the other hand, when not expanding, the signal DBW
75Z 'O' f 6 Note, AND gates 631 to 637 are opened by inverter 630, and image data D
7 to 0 are output as they are as data DB15 to 8, respectively.

上記書き込みデータレジスタ６ｏから出力される画像デ
ータＤＢ　ｌｓ〜０を４ビツト毎に４分割した小単位デ
ータのうちどのデータを画像メモリ１ｏのデータパスＭ
ＤＩ５〜０を４ビツト毎に４分割した小単位パスのどの
パスに出力するかを示すセレクト信号が、セレクトレジ
スタ７ｏに格納される。ここでは、レジスタ数を削減す
るため、どの小単位データを選択するかのデータセレク
ト信号ｄ３−ｏをデータセレクトレジスタ７０１に、選
択された小単位デ々格納し、これらをパスデー奔デコー
ダ７０３でデコードしてセレクト信号８１５〜０を作成
している。Out of the small unit data obtained by dividing the image data DB ls~0 outputted from the write data register 6o into 4 bits each, which data is sent to the data path M of the image memory 1o?
A select signal indicating which path of the small unit paths obtained by dividing DI5-0 into four every four bits is to be output is stored in the select register 7o. Here, in order to reduce the number of registers, a data select signal d3-o indicating which small unit data is selected is stored in the data select register 701 for each selected small unit, and these are decoded by a pass data decoder 703. The select signals 815 to 0 are created in this manner.

具体的には、データセレクト信号ｄ３．ｄ２．ｄｉ、ｄ
ｏの各ビットが、夫々画像データＤＢｌｓ〜１２．ＤＢ
１１〜８゜ＤＢ７〜４．ＤＢ３〜Ｏに対応し、パスセレ
クト信号ｂ３゜ｂ２．ｂｌ、ｂｏの各ビットが、夫々デ
ータパスＭＤｔｓ〜１２　；ＭＤｎ　〜ｓ　、ＭＤ７〜
４　、Ｍｎ２〜ＯＶＣ対応すル。マタ、セレクト信号Ｓ
１ｓ〜Ｏは第４図に示すように、パスセレクト信号ｂ３
〜０とデータセレクト信号ｄ３〜０の対応によって得ら
れる。例えば、画像データＤＢ１５〜１２をデータパス
ＭＤｔｓ〜１２に出力する場合、ｄ３＝”１”　、　ｂ
３＝’ｌ”と設定することによりセレクト信号８１２が
出力される。なお、小単位データ及び小単位パスとも複
数指定してもよく、この場合には上位のデータセレクト
信号、パスセレクト信号が優先度が高く、それに従った
対応によってセレクト信号が出力される。Specifically, data select signal d3. d2. di, d
Each bit of image data DBls~12. DB
11~8°DB7~4. Corresponding to DB3 to O, path select signals b3°b2. Each bit of bl and bo is connected to the data path MDts~12; MDn~s, MD7~
4, Mn2~OVC compatible le. Mata, select signal S
1s to O are path select signals b3 as shown in FIG.
It is obtained by the correspondence between ~0 and data select signals d3~0. For example, when outputting image data DB15-12 to data paths MDts-12, d3="1", b
By setting 3 = 'l', the select signal 812 is output. Note that multiple small unit data and small unit paths may be specified, and in this case, the upper data select signal and path select signal are given priority. The selection signal is output according to the response.

以下、第６図に示すセレクトレジスタ７０の回路図を参
照して、セレクト信号８１５〜Ｏの作成動作について説
明する。The operation of generating select signals 815-O will be described below with reference to the circuit diagram of select register 70 shown in FIG.

同図において、アンドゲート７１０〜７２５は供給され
るデータセレクト信号ｄ３Ｓ−ｏ、パスセレクト信号ｂ
３−０を夫々デコードして、第５図に示すセレクト信号
ＳＩＳ〜０を出力する。このとき、複数の・（スセレク
ト信号が指定されたときは、上位のパスセレクト信号に
優先度を持たせている。即ち、信号ｂ３によってセレク
ト信号Ｓｏ　、８４，８８，８１２が出力された場合に
は、夫々インバータ７３１，７３５，７３９゜７４３に
よって下位の信号をマスクしている。信号ｂ２．ｂｌの
場合も同様である。また、複数のデータセレクト信号が
指定された場合も同様である０即ち、信号ｄ３によって
セレクト信号Ｓ　１２　、　Ｓ　１３．８１４　。In the figure, AND gates 710 to 725 are connected to a data select signal d3S-o and a path select signal b.
3-0 are respectively decoded to output select signals SIS~0 shown in FIG. At this time, when multiple path select signals are specified, priority is given to the upper path select signal. That is, if the select signals So, 84, 88, and 812 are output by the signal b3, The lower signals are masked by inverters 731, 735, 739°743, respectively.The same applies to the signal b2.bl.The same applies to the case where multiple data select signals are specified. That is, the select signals S 12 and S 13.814 are selected by the signal d3.

８１５が出力された場合には、夫々インバータ７４３゜
７４４．７４５，７４６によって下位の信号をマスクし
ているＯ 例えば、データセレクト信号ｄ３−ｏとして’１１００
’がデータセレクトレジスタ７０１に、パスセレクト信
号ｈＮとして”０１１０”がパスセレクトレジスタ７０
２にセットされた場合、第５図によればセレクト信号８
９，８１０，８１３．８１４が出力されることになる。815 is output, the lower signals are masked by inverters 743, 744, 745, and 746, respectively.
' is stored in the data select register 701, and "0110" is stored in the path select register 701 as the path select signal hN.
2, the select signal 8 according to FIG.
9,810,813.814 will be output.

しかし、実際には、上述した優先度に従ってセレクト信
号８１ａ、Ｓｌｏが出力される。即ち、アンドゲート７
２３からセレクト信号Ｓ１３が出力されるため、インバ
ータ７４４にってア／トゲ−）　７１９，７２４が閉じ
、セレクト信号８９，８１４はマスクされる。そしてア
ンドゲート７２０からセレクト信号８１ｏが出力される
。However, in reality, the select signals 81a and Slo are output according to the above-mentioned priorities. That is, and gate 7
Since the select signal S13 is output from the inverter 744, the gates 719 and 724 are closed, and the select signals 89 and 814 are masked. Then, the AND gate 720 outputs a select signal 81o.

セレクトレジスタ７０からのセレクト信号８１５〜０に
従って、変換回路８０が書き込みデータレジスタ６０か
ら供給される小単位の画像データＤＢ　ｌｓ〜０を画像
メモリ１０の小琳位のデータパスＭＤｓｓ〜Ｏに振シ分
ける。この変換回路８０は４つのセレクタ８０１〜８０
４から構成されており、セレクタ８０４は第７図にその
詳細を示すように、データＤＢ　１ｓ〜１２゜Ｄｌｌｂ
ｔ　〜ｓ　、　ＤＢ７〜４　、ＤＢ３〜Ｇをセレクト信
号ｓ１２゜８ｇ、８４．Ｓｏ　　に従って選択し、デー
タパｘ　ＭＤ　１５％−１２に出力する。即ち、セレク
ト信号８１２．８ｇ、８４．８０によってアンドゲート
群８１１３，８１２，８１１，８１０が夫々択一的にゲ
ートを開き、対応するデータＤＢ　ｌｓ〜１２゜ＤＢ　
１１〜８．ＤＢ７〜４．ＤＢ３〜０がオアゲート詳８１
４を介してデータパスＭＤ１５〜１２に出力される。セ
レクタ８０３．８０２，８０１についても同様の構成と
なっている。According to the select signals 815 to 0 from the select register 70, the conversion circuit 80 transfers the small unit image data DB ls to 0 supplied from the write data register 60 to the small data path MDss to O of the image memory 10. Separate. This conversion circuit 80 has four selectors 801 to 80.
As shown in detail in FIG.
Select signals s12°8g, 84.t~s, DB7~4, DB3~G. Select according to So and output to data path x MD 15%-12. That is, the AND gate groups 8113, 812, 811, and 810 selectively open their gates in response to the select signals 812.8g and 84.80, and the corresponding data DB ls~12°DB
11-8. DB7~4. DB3~0 is or gate details 81
4 to data paths MD15 to MD12. The selectors 803, 802, and 801 also have a similar configuration.

この変換回路８０から画像メモリ１０のデータパスＭＤ
　１５〜０に供給される画像データＤＢｔｓ〜０は、デ
コーダ９０から出力されるライトイネーブル信号Ｗ３〜
Ｏによって、夫々Ｒ，ＡＭ１０４〜１０１に書き込まれ
る。このライトイネーブル信号Ｗ３〜Ｏは、デコード９
０がパスセレクトレジスタ７０２にセットサれたパスセ
レクト信号ｂ３８１に従って１表示の空き時間に出力さ
れるライトイネーブル信号Ｗを上記各９ビツトのデータ
パスＭＤｔｓ〜１２．ＭＤＩＩ〜ｓ、ＭＤｙ〜４．ＭＤ
３〜０に対応させた信号である０このデコード９０は第
８図に示すように、パスセレクト信号ｂ３−０がライト
イネーブル信号Ｗをアンドゲート９４〜９１によってゲ
ートする構成で実現している。Data path MD from this conversion circuit 80 to the image memory 10
The image data DBts~0 supplied to 15~0 is the write enable signal W3~ output from the decoder 90.
O is written to R and AM 104 to 101, respectively. These write enable signals W3 to O are decoded by the decode 9
According to the path select signal b381 with 0 set in the path select register 702, the write enable signal W output during the idle time of 1 display is applied to each of the 9-bit data paths MDts to 12. MDII~s, MDy~4. MD
This decoding 90 of 0, which is a signal corresponding to 3 to 0, is realized by a configuration in which the path select signal b3-0 gates the write enable signal W by AND gates 94 to 91, as shown in FIG.

次Ｋ、この実施例の具体的動作を第１１図のカーソルＣ
４の文字を書く場合について、第９図のフローチャート
を参照して説明する。Next, the specific operation of this embodiment will be explained using the cursor C in Fig. 11.
The case of writing the character 4 will be explained with reference to the flowchart of FIG.

トはワードアドレスＩ：１１の中央の８ビツトに書き（
１）下位８ビツトはワードアドレス１３′の下位４ビツ
トとワードアドレス１４Ｉの上位４ビツトに分けて書か
なければならない。Write in the middle 8 bits of word address I:11 (
1) The lower 8 bits must be written separately into the lower 4 bits of word address 13' and the upper 4 bits of word address 14I.

まず、（１）の上位８ビツトを誓く場合について説明す
る。なお、カーソルＣ４は横拡大モードではないので、
拡大レジスタ６０２にはｌ　□　Ｉをセットしておく。First, the case (1) where the upper 8 bits are determined will be explained. Note that cursor C4 is not in horizontal enlargement mode, so
l □ I is set in the expansion register 602.

以下の説明でも同様である。The same applies to the following explanation.

ステップＳｔｌでは、データレジスタ６０１にセットさ
れる８ビツトの画像データを拡大せず、そのまま画像メ
モリ１０への薔き込みデータとするように、データＤＢ
　ｌｓ〜１２．ＤＢｏ〜７をイネーブルにするデータセ
レクト信号’１１００’をデータセレクトレジスタ７０
１にセットする。ステップＳｔ２では、データレジスタ
６０１　Ｋセットきれる画像データを画像メモＩＪ　１
０のデータパスの中央の８ビツトに出力するように、デ
ータパスＭＤｕ〜８．ＭＤ７〜４をイネーブルにするパ
スセレクト信号”０１１０’をパスセレクトレジスタ７
０２にセットする。次に、ステップＳｔ３で書き込みア
ドレスを書き込みアドレスレジスタ父にセットする。こ
の場合、ワードアドレスレジスタ５０１には１３１をセ
ットする。ステップ８ｔ４では、ＣＰＵが書き込むべき
データをキャラクタジェネレータＣＧから読み出し、こ
の読み出したデータをステップＳｔｓでデータレジスタ
６０１にセットする。In step Stl, the 8-bit image data set in the data register 601 is stored in the data DB without being enlarged and stored as data in the image memory 10 as it is.
ls~12. The data select signal '1100' that enables DBo~7 is sent to the data select register 70.
Set to 1. In step St2, the image data that can be set in the data register 601 is stored in the image memo IJ1.
The data path MDu~8. The path select signal “0110” that enables MD7 to MD4 is sent to the path select register 7.
Set to 02. Next, in step St3, a write address is set in the write address register. In this case, 131 is set in the word address register 501. In step 8t4, data to be written by the CPU is read from the character generator CG, and this read data is set in the data register 601 in step Sts.

以上で、各レジスタへの設定は終了し、パスデータデコ
ーダ７０３は上述したようにデータセレクト信号’１１
００”　、パスセレクト信号’０１１０”をデコードし
て、データＤＢ１５〜１２をデータパスＭＤｕ〜８に出
力するセレクト信号８１ａと、データＤＢ　ｏ〜８をデ
ータパスＭＤ７〜４に出力するセレクト信号Ｓ１ｏとを
イネーブルにする０これＫよって、変換回路８０は画像
メモリ１０のデータパスの中央の８ビツトＭＤｏ〜ｓ、
ＭＤｙ〜４に、データＤＢｔｓ〜１２　、　ＤＢＩＩ〜
８を出力する。This completes the settings for each register, and the path data decoder 703 sends the data select signal '11' as described above.
00", a select signal 81a that decodes the path select signal '0110' and outputs data DB15-12 to data paths MDu-8, and a select signal S1o that outputs data DB o-8 to data paths MD7-4. Therefore, the conversion circuit 80 converts the central 8 bits MDo to s of the data path of the image memory 10 to
MDy~4, data DBts~12, DBII~
Outputs 8.

データＤＢｌｓ〜１２　、　ＤＢ　ｏ〜８は、表示の空
き時間の書き込みタイミング時に出力され、データパス
ＭＤ　１ｔ〜ｇ、ＭＤ７〜４に対応するライトイネーブ
ル信号Ｗ２．Ｗｌによって、夫々Ｒ，ＡＭ　１０３　、
１０２に１き込まれる。１列（カーソルＣ４の場合２４
）終了していなければ、ステップ８ｔｓで判定され、上
記ステップ８３〜Ｓ５の動作が繰り返される。The data DBls~12 and DB o~8 are output at the write timing of the display free time, and the write enable signals W2. R, AM 103, respectively by Wl.
1 is written into 102. 1 column (24 for cursor C4)
) If the process has not been completed, a determination is made in step 8ts, and the operations of steps 83 to S5 described above are repeated.

次に（１１）の下位８ビツトを書く場合について説明す
るっ（Ｈ）の下位８ビツトは４ビツト毎に別のワードア
ドレスに書かなければならない。まず、下位８ビツトを
４ビツト毎に分けたときの上位４ビツトデータの書き込
みについて説明する。Next, the case of writing the lower 8 bits of (11) will be explained. The lower 8 bits of (H) must be written to different word addresses every 4 bits. First, writing of upper 4 bit data when the lower 8 bits are divided into 4 bits will be explained.

データレジスタ６０１にセットされる８ビツトの画像デ
ータの上位４ピツトを、横拡大せずに、画像メモリ１０
のデータパスＭＤａ〜０に出力すればよいので、データ
ＤＢｌｓ〜１２をイネーブルにするデータセレクト信号
”１０００−をデータセレクトレジスタ７０１にセット
（ステップ８ｔｌ）シ、パスセレクトレジスタ７０２に
はデータパスＭＤ　３〜Ｏをイネーブルにするパスセレ
クト信号’０００１’をセット（ステップＳｔｚ　）す
る。ワードアドレスレジスタ５０１には、（１）の場合
同様１：３１をセット（ステップＳｔｓ　）し、データ
レジスタ６０１にはステップＳｔ４で読み出したデータ
をセット（ステップＳｔｓ　）する。The upper four pits of the 8-bit image data set in the data register 601 are stored in the image memory 10 without being horizontally enlarged.
Therefore, the data select signal "1000-" that enables data DBls-12 is set in the data select register 701 (step 8tl), and the data path MD3 is set in the path select register 702. Set the path select signal '0001' that enables ~O (step Stz).Set 1:31 in the word address register 501 as in (1) (step Sts), and set the step select signal in the data register 601. The data read out in St4 is set (step Sts).

この時、パスデータデコーダ７０３からはデータＤＢ１
５〜１２の４ビツトデータをデータパスＭＤ３〜０に出
力するセレクト信号８１４のみがイネーブルになり、デ
ータＤ８１ｓ〜１２が変換回路８０によってデータパス
ＭＤ３〜ＯＫ出力される。そして、書き込みタイミング
時にＭＤ３〜０に対応したライトイネーブル信号ＷＯが
出力され、データ］）Ｂｔｓ〜１２はＲＡ　Ｍ　１０１
に書き込まれる。（１）同様、１列終了するまでステッ
プＳｔｓ〜Ｓｔｓが繰り返される。At this time, data DB1 is sent from the path data decoder 703.
Only the select signal 814 that outputs the 4-bit data 5 to 12 to the data paths MD3 to MD0 is enabled, and the data D81s to 12 are outputted by the conversion circuit 80 to the data paths MD3 to OK. Then, at the write timing, a write enable signal WO corresponding to MD3 to MD0 is output, and data ])Bts to 12 are stored in the RAM 101.
will be written to. Similarly to (1), steps Sts to Sts are repeated until one row is completed.

最後に、（１）の下位８ビツトを４ビツト毎に分割した
ときの、下位４ビツトデータの書き込みについて説明す
る。Finally, writing of lower 4 bit data when the lower 8 bits in (1) are divided into 4 bits will be explained.

この場合、データレジスタ６０１にセットされる８ビツ
トの画像データの下位４ビツトを、データパスＭＤ　ｌ
ｓ〜１２に出力すればよいので、データセレクト信号”
０１００’、パスセレクト信号”１０００’を夫々デー
タセレクトレジスタ７０１、パスセレクトレジスタ７０
２にセット（ステップ８ｔ１．８ｔ２）　ｌ、、ワード
アドレスレジスタ５０１には、′４″をセット（ステ、
プ８ｔａ　）する。データレジスタ６０１には、ステッ
プ８ｔ＜で読み出したデータをセット（ステップ８ｔｓ
　）する。このとき、パスデータデコーダ７０３はセレ
クト信号Ｓ８のみをイネーブルにするので、データＤＢ
　１１〜Ｂが変換回路８０によってデータパスＭＤｌｓ
〜１２上に出力される。そして、書き込みタイミング時
に出力されるライトイネーブル信号Ｗ３によって、デー
タＤＢ　ｏ〜８はＲＡ　Ｍ　１０４に書き込まれる。こ
の場合も、１列の書き込みが終了するまでステップＳｔ
３〜８ｔｓが繰シ返される。以上でカーソルＣ４の１６
ピツトデータの書き込みが全て終了する。In this case, the lower 4 bits of the 8-bit image data set in the data register 601 are transferred to the data path MD l.
It is only necessary to output it to s~12, so the data select signal
0100' and path select signal "1000" to data select register 701 and path select register 70, respectively.
2 (steps 8t1 and 8t2). Set '4'' in the word address register 501 (steps 8t1 and 8t2).
8ta). The data read out in step 8t< is set in the data register 601 (step 8ts
)do. At this time, the path data decoder 703 enables only the select signal S8, so the data DB
11 to B are connected to the data path MDls by the conversion circuit 80.
~12 is output on. Then, the data DB o to 8 are written to the RAM 104 by the write enable signal W3 output at the write timing. In this case as well, step St continues until writing of one column is completed.
3 to 8 ts are repeated. With the above, 16 of cursor C4
All pit data writing is completed.

以上説明したように、この実施例では書き込みデータレ
ジスタ６０からの書き込みデータＤＢ　ｔｓ〜０゜及び
画像メモリ１０へのデータパスＭＤｌｓ〜０を夫々小単
位に４分割し、その小単位毎にどのデータをどのデータ
パス上に出力するかを示すデータセレクト信号ｃｔａ−
Ｊ、パスセレクト信号ｂ３〜０をデータセレクトレジス
タ７０１．パスセレクトレジスタ７０２に夫々セットす
ることによシ、変換回路８０がデータの変換を行ない、
この変換データをデコーダ９０からのライトイネーブル
信号Ｗａ−＜によって対応する＃Ｊ（酸メモリ］０のＲ
，Ａ　Ｍ　１０４〜１０１に書き込んでいる。従って、
ＣＰＵはデータの変換を行なう必要がなく、データの書
き込み処理が極めて高速となる。そのため、受信した文
字放送信号を蓄、えておくバッファＲＡＭは小容量でよ
く、回路規模が縮小できる。As explained above, in this embodiment, the write data DB ts~0° from the write data register 60 and the data path MDls~0 to the image memory 10 are divided into four small units, and each of the write data DB ts~0° from the write data register 60 is divided into four small units. Data select signal cta- indicating which data path to output
J, pass select signals b3-0 to data select register 701. By setting each in the path select register 702, the conversion circuit 80 converts the data,
This converted data is read by the write enable signal Wa-< from the decoder 90 to write the R of the corresponding #J (acid memory) 0.
, AM 104-101. Therefore,
The CPU does not need to perform data conversion, and data writing processing becomes extremely fast. Therefore, the buffer RAM that stores the received teletext signal only needs to have a small capacity, and the circuit scale can be reduced.

また、データ変換を行なわないで書き込む場合には、デ
ータセレクト信号”１１００’をデータセレクトレジス
タ７０１にセットし、パスセレクトレジスタ７０２には
パスセレクト信号’１１００’（ワードアドレスの左半
分に書く場合）、又は’００１１’（右半分に書く場合
）をセットし、後は上述したデータ変換書き込みと同じ
動作となる。そのため、ＣＰＵを制御するソフトウェア
は、データ変換動作の有無にかかわらず共有できるため
、さらに簡単なものとなる利点を有する。When writing without data conversion, set the data select signal "1100" in the data select register 701, and set the pass select signal "1100" in the path select register 702 (when writing to the left half of the word address). , or '0011' (when writing in the right half), and the rest is the same operation as the data conversion write described above.Therefore, the software that controls the CPU can be shared regardless of whether there is data conversion operation. It has the advantage of being even simpler.

さらに、この実施例ではセレクトレジスタ７０をデータ
セレクトレジスタ７０１、パスセレクトレジスタ７０２
、パスデータデコーダ７０３から構成しているので、Ｃ
ＰＵがセットするデータはデータセレクト信号４ビツト
、パスセレクト信号４ビツトの計８ビットでよいのみな
らず、ＣＰＵがセレクト信号にデコードする必要もない
ので、さらに高速処理が行なえる。Furthermore, in this embodiment, the select register 70 is replaced by a data select register 701 and a path select register 702.
, path data decoder 703, so C
Not only can the data set by the PU be 8 bits in total, 4 bits for the data select signal and 4 bits for the path select signal, but there is no need for the CPU to decode it into a select signal, so even higher speed processing can be performed.

この実施例では、データレジスタ６０１にセットされた
［［１ｉ庫データを、横方向に２倍拡大して書き込む場
合も、拡大レジスタ６０２　Ｋ拡大処理を指示するＤＢ
Ｗ信号１１１をセットし、またデータセレクト信号“１
１１１”をデータセレクトレジスタ７０１にパスセレク
ト信号’１１１１”　ヲパスセレクトレジスタ７０２に
夫々セットすれば、後は上述したデータ変換書き込みと
同じ動作で実現できる。従って、１度の書き込みで拡大
書き込みが行なえる。In this embodiment, even if the [[1i storage data set in the data register 601 is to be enlarged twice in the horizontal direction and written, the enlargement register 602 is a DB that instructs K enlargement processing.
The W signal 111 is set, and the data select signal “1” is set.
By setting the pass select signal '1111' in the data select register 701 and the pass select signal '1111' in the pass select register 702, the rest can be realized by the same operation as the data conversion write described above. Therefore, enlarged writing can be performed by writing once.

なお、本発明は文字放送システムに限定されるものでは
なく、ビデオテックスシステム、コンビーータシステム
等にも適用できる。Note that the present invention is not limited to teletext systems, but can also be applied to videotex systems, conbeater systems, and the like.

また、この実施例では、特殊なカーソルサイズが挿入さ
れることによって生じた４ビツトのずれに対処するため
のデータ変換について説明したが他の特殊なカーソルサ
イズによってさらに細いずれが生じる場合にも、画像デ
ータと画像メモリのデータパスをそれに応じて分割する
ことによって対処できる。In addition, in this example, data conversion was explained to deal with a 4-bit deviation caused by inserting a special cursor size, but even if further deviation occurs due to another special cursor size, This can be addressed by splitting the image data and image memory data paths accordingly.

さらに、この実施例でのデータ変換は、画像データのシ
フト変換のみであったが、本発明はこれに限定されるも
・のではない。Furthermore, although the data conversion in this embodiment was only shift conversion of image data, the present invention is not limited to this.

〔発明の効果〕〔Effect of the invention〕

本発明によれば、画癲メそりに書き込むべき位置と、画
像表示位置に対応して付された画像メモリのアドレスと
がずれた画像データに対しても、小単位に分割したどの
データを小単位に分割したどのデータパスに出力するか
を指定するのみで、簡単なものとなる。According to the present invention, any data divided into small units can be divided into small units even for image data in which the position to be written in the image memory is different from the address of the image memory assigned corresponding to the image display position. It is simple by simply specifying which data path to output to which data is divided into units.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の画像メモリ制御回路に係る一実施例を
示すブロック図、第２図及び第３図は表示画面の画素構
成を示す構成図、第４図、第６図第７図及び第８図は第
１図に示す実施例の各部の詳細を説明する回路図、第５
図は実施例の一部の動作を説明する説明図、第９図は実
施例の動作を説明するフローチャート、第１０図はカー
ソルサイズを示す画素構成図、第１１図は表示画面上の
表示例を示す図である。 １０・・・画像メモリ、 ５０・・・ｉき込みアドレスレジスタ、ω・・・書き込
みデータレジスタ、 ７０・・・セレクトレジスタ、 ８０・・・変換回路、 頭・・・デコーダ。 第　２　図 ×アドレス Ｄ１２ＪａＪｂ７Ｉ＋９／６＃／２／ＪＭ１５（’）−
ドア畝）察、、５図 ％４Ｂ２１ １Ｊ１３６−に　　　　　　　　　　ル’１５　／７−
１１　　　　　　　　ＤＢ　７−４　　ＤＢ　ｉｃｅ′
＄４図 １９図　　　　　　　第７２図 第７０図 １４奮幅ブイス゛　　　　　　　ｈや１１ヤズ１　　　
スＩＩ４辣予久゛２手続補正書（方式） ％式％ １、事件の表示 特願昭６０−４２８４３号 ２、発明の名称 画像メモリ制御回路 ３、補正をする者 事件との関係　特許出願人 （３０７）　　株式会社　東芝 ４、代理人 〒１０５ 東京都港区芝浦−丁目１番１号 ６、補正の対象 明細書の発明の名称の欄 明細書の図面の簡単な説明の欄 ７、補正の内容 （１）明細書の発明の名称を「画像メモリ制御回路」と
訂正する。 （２）明細書第２６頁第１１行の「示す図」を「示す図
、第１２図は従来の書き込み動作を説明するフローチャ
ート」と訂正する。FIG. 1 is a block diagram showing one embodiment of the image memory control circuit of the present invention, FIGS. 2 and 3 are block diagrams showing the pixel configuration of the display screen, FIGS. 4, 6, 7, and FIG. 8 is a circuit diagram explaining details of each part of the embodiment shown in FIG.
Figure 9 is an explanatory diagram explaining a part of the operation of the embodiment, Figure 9 is a flowchart explaining the operation of the embodiment, Figure 10 is a pixel configuration diagram showing the cursor size, and Figure 11 is an example of display on the display screen. FIG. 10... Image memory, 50... i write address register, ω... write data register, 70... select register, 80... conversion circuit, head... decoder. Figure 2 x Address D12JaJb7I+9/6#/2/JM15(')-
Door ridge) inspection, 5 Figure %4B21 1J136- Le'15 /7-
11 DB 7-4 DB ice'
$4 Figure 19 Figure 72 Figure 70 Figure 14 Stretch width bus hya 11 Yaz 1
2. Procedural amendment (method) % formula % 1. Indication of the case Japanese Patent Application No. 60-42843 2. Name of the invention Image memory control circuit 3. Person making the amendment Relationship to the case Patent applicant (307) Toshiba Corporation 4, Agent Address: 1-1-6, Shibaura-chome, Minato-ku, Tokyo 105, Name of the invention in the specification to be amended, Column 7 of the brief description of the drawings in the description of the amendment. Contents (1) The name of the invention in the specification is corrected to "image memory control circuit." (2) "Diagrams shown" in line 11 of page 26 of the specification are corrected to "Diagrams shown, and FIG. 12 is a flowchart explaining a conventional write operation."

Claims (2)

【特許請求の範囲】[Claims] （１）画像表示位置に対応したアドレスにより並列単位
で画像データが規定されるべくアドレッシングされ、該
並列単位を分割した小単位で画像データがアクセスされ
る画像メモリと、 この画像メモリに画像データを書き込むべきアドレスを
格納するアドレスレジスタと、 このアドレスレジスタに格納されたアドレスに書き込む
べき画像データを格納するデータレジスタと、 この画像データを小単位毎に分割した小単位データが、
前記画像メモリのデータパスを小単位毎に分割した小単
位データパスのどの小単位データパスに対応するかを指
定するセレクト信号を格納するセレクトレジスタと、 このセレクト信号の指定に従って、前記画像データを小
単位に分割し、対応する小単位データを前記小単位デー
タパス上に変換出力する変換回路と、 この変換回路から出力される前記小単位データを、該小
単位データが出力される小単位データパスに対応するラ
イトイネーブル信号によって、前記画像メモリに書き込
むデータ書き込み回路とを具備したことを特徴とする画
像メモリ制御回路。(1) An image memory in which image data is addressed to be specified in parallel units by addresses corresponding to the image display position, and the image data is accessed in small units obtained by dividing the parallel units, and image data is stored in this image memory. An address register that stores the address to be written to, a data register that stores the image data to be written to the address stored in this address register, and small unit data obtained by dividing this image data into small units.
a select register that stores a select signal that specifies which small unit data path of the small unit data paths obtained by dividing the data path of the image memory into each small unit; a conversion circuit that divides the small unit data into small units and converts and outputs the corresponding small unit data onto the small unit data path; An image memory control circuit comprising: a data write circuit that writes data to the image memory according to a write enable signal corresponding to a path. （２）セレクトレジスタは、データレジスタに格納され
た画像データを前記小単位に分割した小単位データのう
ち、前記画像メモリに書き込む小単位データを指示する
データセレクト信号を格納するデータセレクトレジスタ
と、 前記画像メモリのデータパスを小単位に分割した小単位
データパスのうち、前記小単位データを出力する小単位
データパスを指示するパスセレクト信号を格納するパス
セレクトレジスタと、このパスセレクト信号と前記デー
タセレクト信号から、前記小単位データがどの小単位デ
ータパスに対応するかを指定するセレクト信号をデコー
ドするパスデータデコーダとから成ることを特徴とする
特許請求の範囲第（１）項記載の画像メモリ制御回路。(2) a select register that stores a data select signal that instructs which small unit data to be written into the image memory among the small unit data obtained by dividing the image data stored in the data register into the small units; a path select register that stores a path select signal instructing a small unit data path that outputs the small unit data among the small unit data paths obtained by dividing the data path of the image memory into small units; and a path data decoder that decodes, from a data select signal, a select signal that specifies which small unit data path the small unit data corresponds to. Memory control circuit.