JPS62175851A - Memory managing system - Google Patents

Abstract

PURPOSE:To ensure the continuation of a processing with a memory managing system without holding other devices while a certain device has a memory access, by using an arbitration circuit to arbitrate the access requests given from each bus system. CONSTITUTION:The 1st bus system 12 includes an address bus 14, a data bus 15 and a control bus 16. While the 2nd bus system 13 includes an address bus 17, a data bus 18 and a control bus 19. An access request signal 20 received from a CPU 1 is applied to an arbitration circuit 11 through a control bus 16 of the 1st bus system 12. Then an access request signal 21 received from a DMAC 2 is applied to the circuit 11 through a control bus 19. The circuit 11 performs the arbitrating actions in response to both signals 20 and 21 and sends the 1st and 2nd bus system queuing signals 22 and 23 showing the access permission or inhibition back to the CPU 1.

Description

【発明の詳細な説明】 （産業上の利用分立） この発明は、例えば産業用ロボットなどの制御装置ａに
用いるためのメモリ管理システムに関し、特にリアルタ
イム制御を必要とするマイクロコンピュータを使用した
制御装置におけるメモリ管理システムに関する。Detailed Description of the Invention (Industrial Application Separation) The present invention relates to a memory management system for use in a control device a of an industrial robot, for example, and particularly to a control device using a microcomputer that requires real-time control. Concerning memory management systems.

（従来技術とその問題点） 従来、マイクロコンピュータシステムにおいて、例えば
フロッピーディスクなどの外部補助記憶装置との間でデ
ータ転送を行なう場合、一般的にダイレクトメモリアク
セス（ＤＭＡ）方式がよく用いられている。この方式を
採用したコンピュータシステムは例えば第７図のブロッ
ク図に示すように構成され、そこではマイクロプロセッ
サ（ＣＰＵ）１．ＤＭＡコントローラ（ＤＭＡＣ）２．
フロッピーディスクコントローラ（ＦＤＣ）３およびＲ
ＡＭ４が、アドレスバス５．データバス６およびコント
ロールバス７を含む１つのバス系Ｂを介して接続されて
いる。図示しないフロッピーディスクはフロッピーディ
スクドライバ（ＦＤＤ）８により駆動され、データの読
出し、書込みおよび転送はＦＤＣ３の制御の下で行なわ
れる。(Prior art and its problems) Conventionally, in microcomputer systems, when data is transferred to and from an external auxiliary storage device such as a floppy disk, a direct memory access (DMA) method is generally used. . A computer system adopting this method is configured, for example, as shown in the block diagram of FIG. 7, in which microprocessors (CPUs) 1. DMA controller (DMAC)2.
Floppy disk controller (FDC) 3 and R
AM4 is the address bus 5. They are connected via one bus system B including a data bus 6 and a control bus 7. A floppy disk (not shown) is driven by a floppy disk driver (FDD) 8, and data reading, writing, and transfer are performed under the control of the FDC 3.

ＦＤＣ３からＲＡＭ４へ、あるいはＲＡＭ４からＦＤＣ
３ヘデータを転送する場合、まずＦＤＣ３がＤＭＡＣ２
に対してデータ転送の要求を発する。要求をう（プたＤ
ＭＡＣ２は、バス使用要求信号をＣＰＵ　１に対して発
する。バス使用要求（ｉ号を受けたＣＰＵＩは、バスを
ＤＭＡＣ２の支配下に置いても食いタイミングになれば
バス使用許可信号を発し、この時点でＣＰＵ　１はホー
ルド状態となって、バス使用要求が解除されるのを待つ
。From FDC3 to RAM4 or from RAM4 to FDC
When transferring data to DMAC2, FDC3 first transfers data to DMAC2.
Issues a data transfer request to. Make a request (puta D)
MAC2 issues a bus use request signal to CPU1. The CPU that received the bus use request (i) issues a bus use permission signal when the timing is right even if the bus is under the control of DMAC2. At this point, CPU 1 is in a hold state and the bus use request is Wait for it to be released.

ＣＰＵ１がホールド状態でバスＢを開放している間、Ｄ
ＭＡＣ２はＦＤＣ３に対してはデータ転送許可信号を、
ＲＡＭ４に対してはアドレス信号およびコントロール信
号を与え、ＦＤＣ３とＲＡＭ４間のデータ転送を実現す
る。データ転送が終ればＦＤＣ３はＤＭＡＣ２に対して
データ転送要求を解除し、ＤＭＡＣ２はそれを受けてバ
ス使用要求を解除する。バス使用要求が解除されたＣＰ
Ｕ１は、バス使用許可信号を解除し、バスＢを使用して
の処理を再開する。こうして、ｃｐｕｉがホールド状態
の間、ＤＭＡＣ２がバスＢを占有してＲＡＭ４にアクセ
スし、ＣＰＵ１とＤＭＡＣ２とは競合することなくひと
つのメモリ（ＲＡＭ４）をアクセスすることかどできる
。While CPU1 is in the hold state and is releasing bus B, D
MAC2 sends a data transfer permission signal to FDC3,
Address signals and control signals are applied to the RAM 4 to realize data transfer between the FDC 3 and the RAM 4. When the data transfer is completed, the FDC3 releases the data transfer request to the DMAC2, and the DMAC2 receives the request and releases the bus use request. CP whose bus use request has been released
U1 releases the bus use permission signal and resumes processing using bus B. In this way, while the CPUI is in the hold state, the DMAC2 occupies the bus B and accesses the RAM4, and the CPU1 and DMAC2 can access one memory (RAM4) without conflict.

しかしながら、上記従来のＤＭＡ方式の入出力制御によ
るときは、ＤＭＡ転送中にはＣＰＬＪｌはホールド状態
となるため、ＣＰＵ１による処理が全く実行されない。However, when using the conventional DMA type input/output control described above, CPLJ1 is in a hold state during DMA transfer, so that no processing is executed by the CPU 1.

したがってこのようなシステムでは、リアルタイム制御
を必要とする制御２１＋装置において制御すべきタイミ
ングにＣＰＩＪｌによる制御が行なえず、制御不能とな
る場合がありうる。Therefore, in such a system, control by CPIJl cannot be performed at the timing when control should be performed in the control 21+ device that requires real-time control, and control may become uncontrollable.

またＣＰＵ１の処理効率も悪くなり、システム全体とし
ての処理能力が低下するという問題点があった。Furthermore, the processing efficiency of the CPU 1 also deteriorates, resulting in a problem that the processing capacity of the entire system decreases.

（発明の目的） この発明は、上述したような従来システムの問題点を解
消し、ＣＰＵ、ＤＭＡＣないしは他のコントローラ等の
複数の機器が同一のメモリをアクセスすることが可能な
システムにおいて、ある１つの機器がメモリアクセスす
るときに他の機器をホールドさせることなく、処理を継
続させることができるメモリ管理システムを提供するこ
とを目的としている。(Object of the Invention) The present invention solves the problems of the conventional system as described above, and provides a system in which multiple devices such as a CPU, DMAC, or other controllers can access the same memory. The purpose of the present invention is to provide a memory management system that allows one device to continue processing without causing a hold on other devices when accessing memory.

（目的を達成するための手段） 上記目的を達成するため、この発明によるメモリ管理シ
ステムは、メモリと、複数のバス系と、これらメモリお
よび複数のバス系間に介在される調停回路とを具備して
構成されている。各バス系は、例えばＣＰＵ、ＤＭＡＣ
等の機器にそれぞれ割当てられる。調停回路は、各機器
からその対応のバス系を通じてアクセス要求があったと
き、当該バス系を前記メモリに選択的に接続する。また
アクセス要求が競合したときには、先のアクセス終了ま
で後のアクセスを待機させ、各バス系と前記メモリとの
順序づけられた選択的接続を確保している。(Means for Achieving the Object) In order to achieve the above object, a memory management system according to the present invention includes a memory, a plurality of bus systems, and an arbitration circuit interposed between the memory and the plurality of bus systems. It is configured as follows. Each bus system includes, for example, CPU, DMAC,
etc., respectively. The arbitration circuit selectively connects the bus system to the memory when an access request is received from each device through the corresponding bus system. Furthermore, when access requests conflict, subsequent accesses are made to wait until the previous access is completed, thereby ensuring ordered and selective connection between each bus system and the memory.

（実施例） 第１図は、この発明の一実施例であるメモリ管理システ
ムを適用したシステムの一構成例を示すブロック図であ
る。この実施例では、ｃｐｕｉの側にＣＰｔＪ専用のメ
モリ９を、ＤＭＡＣ２側にはＦＤＣ３を配置し、ＣＰＵ
　１とＤＭＡＣ２双方がアクセス可能な共用メモリ１０
を調停回路１１を介して配置している。ＣＰＵ１．ＣＰ
ＬＪ専川メモ用９．調停回路１１間は第１バス系１２を
介して相互接続するとともに、ＤＭＡＣ２，ＦＤＣ３゜
調停回路１１間は第２バス系１３を介して相互接続し、
第１および第２バス系１２．１３は調停回路１１の調停
作用により共用メモリ１０に選択的に接続されるよう構
成しである。(Embodiment) FIG. 1 is a block diagram showing an example of the configuration of a system to which a memory management system according to an embodiment of the present invention is applied. In this embodiment, a memory 9 dedicated to CPtJ is placed on the CPU side, an FDC3 is placed on the DMAC2 side, and the CPU
Shared memory 10 that can be accessed by both DMAC 1 and DMAC 2
are arranged via an arbitration circuit 11. CPU1. C.P.
9 for LJ Senkawa Memo. The arbitration circuits 11 are interconnected via a first bus system 12, and the DMAC2, FDC3° arbitration circuits 11 are interconnected via a second bus system 13.
The first and second bus systems 12, 13 are configured to be selectively connected to the shared memory 10 by the arbitration function of the arbitration circuit 11.

第１バス系１２はアドレスバス１４．データバス１５お
よびコントロールバス１６を含み、第２バス系１３はア
ドレスバス１７．データパスコ８およびコントロールバ
ス１９を含む。ＣＰＵＩからのアクセス要求信号２０は
第１バス系１２のコントロールバス１６を通じて調停回
路１１に与えられ、ＤＭＡＣ２からのアクセス要求信号
２１は第２バス系１３のコントロールバス１９を通じて
調停回路１１に与えられる。調停回路１１はこれらのア
クセス要求信号２０．２１に応谷して調停動作を行ない
、アクセスの許可ないし禁止を示す第１バス系ウエイト
信号２２および第２バス系ウエイト信号２３をそれぞれ
ＣＰＵ１およびＤＭＡＣ２に返送する。The first bus system 12 is an address bus 14. The second bus system 13 includes a data bus 15 and a control bus 16, and the second bus system 13 includes an address bus 17. It includes a data bus 8 and a control bus 19. An access request signal 20 from the CPUI is applied to the arbitration circuit 11 through the control bus 16 of the first bus system 12, and an access request signal 21 from the DMAC 2 is applied to the arbitration circuit 11 through the control bus 19 of the second bus system 13. The arbitration circuit 11 performs arbitration in response to these access request signals 20 and 21, and sends a first bus wait signal 22 and a second bus wait signal 23 indicating permission or prohibition of access to the CPU 1 and DMAC 2, respectively. Send it back.

第２図は、調停回路１１の一構成例を示す回路図である
。この調停回路１１では、２個のＮＡＮＤゲート２４．
２５を図示のように接続し、第１バス系１２のアクセス
要求信号２０と第２バス系１３のアクセス要求信号２１
とをＮＡＮＤグーｉ〜２４．２５の一方入力にそれぞれ
入力している。FIG. 2 is a circuit diagram showing an example of the configuration of the arbitration circuit 11. In this arbitration circuit 11, two NAND gates 24.
25 are connected as shown in the figure, and the access request signal 20 of the first bus system 12 and the access request signal 21 of the second bus system 13 are connected.
and are respectively input to one input of NAND goo i~24.25.

ＮＡＮＤゲート２４の出力端からは第１バス系ウェイ１
〜信号２２が導出され、ＮＡＮＤゲート２５の出力端か
らは第２バス系ウエイト信号２３が導出される。第１バ
ス系１２および第２バス系１３は、マルチブレクス動作
を行なうバスドライバ２６．２７をそれぞれ介して共用
メモリ１０と選択的に接続される。バスドラバ２６の制
御入力にはＮＡＮＤゲート２４の出力信号が与えられ、
バスドライバ２７の制御入力にはＮＡＮＤゲート２５の
出力信号が与えられる。From the output end of the NAND gate 24, the first bus system way 1
~ signal 22 is derived, and a second bus system wait signal 23 is derived from the output terminal of the NAND gate 25. The first bus system 12 and the second bus system 13 are selectively connected to the shared memory 10 via bus drivers 26 and 27 that perform multiplex operation, respectively. The output signal of the NAND gate 24 is given to the control input of the bus driver 26,
The output signal of the NAND gate 25 is applied to the control input of the bus driver 27 .

先にアクセス信号（論理１）を発したバス系へは対応の
ＮＡＮＤゲートの出力、すなわちウェイ１−信号が論理
Ｏとなって返されることによりアクセスが許可され、さ
らにその時バスドライバが能動化され、当該バス系が共
用メモリ１０へ接続される。一方のバス系がアクセス中
にもう一方のバス系がアクセスすると、そのバス系はウ
ェイト信号が論理１のままであるためアクセスは許可さ
れず、またそのバス系と共用メモリ１０との接続ら行な
われない。先にアクセスしていたバス系が共用メモリ１
０へのアクセスをやめた時、すなわちアクセス要求信号
が論理Ｏとなった時、後からアクレスしたバス系へのウ
ェイト信号が論理Ｏとなりウェイトが解除される。また
当該バス系と共用メモリ１０とが接続され、アクセスで
きるようになる。Access to the bus system that previously issued the access signal (logic 1) is permitted by the output of the corresponding NAND gate, that is, the way 1 signal, being returned as logic O, and furthermore, the bus driver is activated at that time. , the bus system is connected to the shared memory 10. If one bus system accesses while the other bus system is accessing it, the wait signal for that bus system remains at logic 1, so access is not permitted, and the connection between that bus system and the shared memory 10 is interrupted. Not possible. The bus system that was accessed first is shared memory 1.
When access to 0 is stopped, that is, when the access request signal becomes logic O, the wait signal to the bus system accessed later becomes logic O, and the wait is canceled. Further, the bus system and the shared memory 10 are connected and can be accessed.

第３図は、第１図のシステムの動作タイミングの一例を
示すタイミングチャートである。時刻ｔ１以前のタイミ
ングでは、ＣＰＵ１が第１バス系１２を介して専用メモ
リ９にアクセスしている。FIG. 3 is a timing chart showing an example of the operation timing of the system shown in FIG. At timings before time t1, the CPU 1 accesses the dedicated memory 9 via the first bus system 12.

このとき、第２バス系１３では、ＦＤＣ３と共用メモリ
１０間でデータ転送が行なわれている。このタイミング
では、第１バス系１２からのアクセス要求信号２０は論
理０、第２バス系１３からのアクセス要求信号２１は論
理１であり、したがって第１バス系１２のウェイト信号
２２は論理１となって共用メモリ１０へのアクセスを禁
止しており、第２バス系１３のウェイト信号２３は論理
Ｏどなって共用メモリ１０へのアクセスを許可している
。At this time, data is being transferred between the FDC 3 and the shared memory 10 on the second bus system 13. At this timing, the access request signal 20 from the first bus system 12 is logic 0, the access request signal 21 from the second bus system 13 is logic 1, and therefore the wait signal 22 of the first bus system 12 is logic 1. Thus, access to the shared memory 10 is prohibited, and the wait signal 23 of the second bus system 13 becomes logic O, permitting access to the shared memory 10.

時刻ｔ１にアクセス要求信号２１が論理０に立下がると
、ウェイト信号２３がアクセス禁止を示す論Ｉ！ｌ！１
となって返され、同時にバスドライバ２７が不能化され
て第２バス系１３と共用メモリ１０との間の接続が遮断
される。続いて時刻ｔ２で、アクセス要求信号２０が論
理１に立上ると、これに応じてウェイ［・信号２２がア
クセス許可を示す論理Ｏに立下り、同時にバスドライバ
２６が能動化されて、第１バス系１２と共用メモリ１０
とが接続される。これにより、ＣＰＵ１による共用メモ
リ１０へのアクセスが可能となる。このとき、ウェイト
信号２３は、アクセス禁止を示す論理１のままである。When the access request signal 21 falls to logic 0 at time t1, the wait signal 23 outputs logic I! indicating access prohibition. l! 1
At the same time, the bus driver 27 is disabled and the connection between the second bus system 13 and the shared memory 10 is cut off. Subsequently, at time t2, when the access request signal 20 rises to logic 1, the way signal 22 falls to logic 0 indicating access permission, and at the same time, the bus driver 26 is activated and the first Bus system 12 and shared memory 10
are connected. This allows the CPU 1 to access the shared memory 10. At this time, the wait signal 23 remains at logic 1 indicating access prohibition.

ｃｐｕｉが共用メモリ１０にアクセス中の時刻し３のタ
イミングにＤＭＡＣ２がアクセス要求を発してアクセス
要求信号２１が論理１に立上ると、ＤＭＡＣ２へのウェ
イト信号２３はアクセス禁止を示す論理１のまま変化せ
ず、第２バス系１３からのアクセスは待機させられる。When the DMAC 2 issues an access request at time 3 while the CPU is accessing the shared memory 10 and the access request signal 21 rises to logic 1, the wait signal 23 to the DMAC 2 remains at logic 1 indicating access prohibition. The access from the second bus system 13 is made to wait.

そしてＣＰＵ　１の共用メモリ１０へのアクセスが終了
した時刻ｔ４のタイミングでアクセス要求信号２０は論
理Ｏに立下り、これに応じてウェイト信号２２が論理１
、ウェイト信号２３が論理Ｏとなって、第２バス系１３
を通じてのアクセスが許可される。同時にバスドライバ
２６が不能化されて第１バス系１２が共用メモリ１０か
ら切り離され、バスドライバ２７が能動化されて第２バ
ス系１３が共用メモリ１０に接続される。そしてＤＭＡ
Ｃ２からのアクセス要求信号２１が論理０に立下った時
刻ｔ５のタイミングでウェイト信号２３が論理１に立上
って第２パス系１２からのアクセスを禁止し、同時にバ
スドライバ２７が不能化されて第２バス系１３と共用メ
モリ１０との接続が解除される。Then, at time t4 when the CPU 1 finishes accessing the shared memory 10, the access request signal 20 falls to logic 0, and in response, the wait signal 22 changes to logic 1.
, the wait signal 23 becomes logic O, and the second bus system 13
Access is allowed through. At the same time, the bus driver 26 is disabled to disconnect the first bus system 12 from the shared memory 10, and the bus driver 27 is enabled to connect the second bus system 13 to the shared memory 10. and D.M.A.
At time t5 when the access request signal 21 from C2 falls to logic 0, the wait signal 23 rises to logic 1, prohibiting access from the second path system 12, and at the same time, the bus driver 27 is disabled. The connection between the second bus system 13 and the shared memory 10 is then released.

以上のように２つのバス系が互いに独立に動作できるの
で、各バス系に割当てられた複数の別器は１つのメモリ
に対してアクセスが競合しない限り各々その動作を停止
することなく処理を継続ザることが可能となり、また１
つのメモリに対して同時にアクセスした場合でも調停回
路の調停作用にしたがって交互にアクセスすることが可
能となり、システム全体の処理能力は非常に向上する。As described above, since the two bus systems can operate independently of each other, multiple separate devices assigned to each bus system continue processing without stopping their operations unless there is conflicting access to one memory. It is now possible to
Even when two memories are accessed at the same time, they can be accessed alternately according to the arbitration effect of the arbitration circuit, and the processing capacity of the entire system is greatly improved.

第４図は、この発明の第２の実施例を示すブロック図で
ある。この実施例では複数のＣＰＵ１ａ〜１ｄが１つの
メモリ１０を共有する形のマルチプロセッサシスデムと
してこの発明を実現している。第４図では４台のＣＰＵ
がひとつのメモリを共有する形としているが、ＣＰＵの
数は特に４台に限定する必要はなく、台数に応じた調停
回路１１をつくればよい。このような構成によりＣＰＵ
１ａ〜１ｄ間でのデータ通信が共用メモリ１０を介して
容易に行なうことができ、各ＣＰＵ１ａ〜１ｄは独立に
動作することができる。第５図は、上記第４図の実施例
における調停回路１１の一構成例を示す回路図である。FIG. 4 is a block diagram showing a second embodiment of the invention. In this embodiment, the invention is realized as a multiprocessor system in which a plurality of CPUs 1a to 1d share one memory 10. In Figure 4, there are 4 CPUs
Although the CPUs share one memory, the number of CPUs does not need to be limited to four, and it is sufficient to create the arbitration circuit 11 according to the number of CPUs. With this configuration, the CPU
Data communication between the CPUs 1a to 1d can be easily performed via the shared memory 10, and each of the CPUs 1a to 1d can operate independently. FIG. 5 is a circuit diagram showing an example of the configuration of the arbitration circuit 11 in the embodiment shown in FIG. 4.

この調停回路１１におけるアクセス許可ロジック部分は
、前記第１実施例の調停回路（第２図）を４人力に拡張
したものである。なお、ＣＰＵのかわりにＤＭＡＣ等専
用のコントローラであってもかまわない。The access permission logic part in this arbitration circuit 11 is an expansion of the arbitration circuit (FIG. 2) of the first embodiment to be powered by four people. Note that a dedicated controller such as a DMAC may be used instead of the CPU.

第６図は、この発明の第３図の実施例を示すブロック図
である。この第３実施例では、複数の共用メモリ１０−
１ないし１０−ｎに対してＣＰＵ１とＤＭＡＣ２とがア
クセスできる構成として、ＣＰＵＩ側の第１バス系１２
とＤＭＡＣ２側の第２バス系１３との間に複数の調停回
路１１−１ないし１１−ｎおよび共用メモリ１０−１な
いし１Ｑ−ｎを配置している。この調停回路１１−１な
いし１１−ｎの各々は、第１実施例で図示したもの（第
２図）と同一のものを使用することができる。このよう
な構成をとることにより、ＣＰＵ１とＤＭＡＣ２とが同
一メモリに対して同時にアクセスする機会を極力減らす
ことが可能となる。ずなわらＤＭＡ転送している間、Ｃ
ＰＵ　１はそのメモリ以外の共用メモリをアクセスする
ようにスケジューリングすれば、メモリアクセスで競合
することはなく、効率よくシステムを稼動させることが
可能となる。FIG. 6 is a block diagram showing the embodiment of FIG. 3 of the present invention. In this third embodiment, a plurality of shared memories 10-
As a configuration in which CPU 1 and DMAC 2 can access 1 to 10-n, the first bus system 12 on the CPUI side
A plurality of arbitration circuits 11-1 to 11-n and shared memories 10-1 to 1Q-n are arranged between the DMAC 2 and the second bus system 13 on the DMAC 2 side. Each of the arbitration circuits 11-1 to 11-n can be the same as that shown in the first embodiment (FIG. 2). By adopting such a configuration, it is possible to reduce as much as possible the chances that the CPU 1 and the DMAC 2 access the same memory at the same time. During Zunawara DMA transfer, C
By scheduling the PU 1 to access a shared memory other than that memory, there will be no competition in memory access, and the system can be operated efficiently.

（発明の効果） 以上説明したように、この発明に係るメモリ管理システ
ムにより、同一メモリへ複数の機器がアクセスする場合
、アクセスの競合が起こらなければ各機器は完全に独立
に動作することが可能であり、各様器は最高の効率で動
作することかできる。(Effects of the Invention) As explained above, with the memory management system of the present invention, when multiple devices access the same memory, each device can operate completely independently as long as no access conflict occurs. , allowing each type of device to operate at maximum efficiency.

また、たとえ同一メモリにアクセスが集中して機器間で
競合が起った場合でも、順次機器の割当てが自動的に行
なわれるため、効率良くシステムを稼動させることが可
能となる。Furthermore, even if accesses to the same memory are concentrated and contention occurs between devices, the devices are automatically allocated in sequence, making it possible to operate the system efficiently.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はこの発明の第１実施例を示すブロック図、第２
図はこの発明の第１実施例における調停回路のブロック
図、第３図はこの発明の第１実施例におけるタイミング
図、第４図はこの発明の第２実施例を示すブロック図、
第５図はこの発明の第２実施例にお番プる調停回路のブ
ロック図、第６図はこの発明の第３実施例を示すブロッ
ク図、第７図は従来例を示すブロック図である。 １１・・・調停回路 １２・・・第１バス系 １３・・・第２バス系FIG. 1 is a block diagram showing a first embodiment of the present invention, and FIG.
FIG. 3 is a block diagram of the arbitration circuit in the first embodiment of the invention, FIG. 3 is a timing diagram in the first embodiment of the invention, and FIG. 4 is a block diagram showing the second embodiment of the invention.
FIG. 5 is a block diagram of an arbitration circuit used in a second embodiment of the invention, FIG. 6 is a block diagram of a third embodiment of the invention, and FIG. 7 is a block diagram of a conventional example. . 11... Arbitration circuit 12... First bus system 13... Second bus system

Claims (1)

【特許請求の範囲】[Claims] （１）メモリと、複数のバス系と、前記メモリおよび複
数のバス系間に介在され、各バス系からのアクセス要求
に応じて当該バス系を前記メモリに選択的に接続すると
ともに、アクセス要求が競合したときには先のアクセス
終了まで後のアクセスを待機させるよう調停を行なう調
停回路とを備えた、メモリ管理システム。(1) A memory, a plurality of bus systems, and a device interposed between the memory and the plurality of bus systems, selectively connecting the bus system to the memory in response to an access request from each bus system, and A memory management system comprising: an arbitration circuit that performs arbitration so that when a conflict occurs, a subsequent access waits until the completion of the previous access.