JPS63286949A - Bus control system - Google Patents

Abstract

PURPOSE:To obtain a bus control system which can freely execute accessing on both buses by connecting first and second buses by means of a bus controller and controlling the connection and separation of the first and the second buses in accordance with addresses at the tie of data transfer. CONSTITUTION:The side of the CPU bus 10 is taken precedence and a releasing instruction is outputted to an I/O bus master 70-k. If the I/O bus master 70-k responses to it, the bus controller 60 obtains the I/O bus 20 and connects two buses. Thus, a bus master 40-i executes data transfer. When it is terminated, the master 40-i releases the CPU bus and the controller 60 releases the I/O bus and disconnects both buses. Thus, the master 70-k obtains the bus 20 which has temporarily released. Consequently, the controller 60 outputs a bus request to a CPU bus arbiter 30 and connects the bus after it receives use permission. if the master 70-k releases the bus 20 after data transfer, the controller 60 releases the bus 10 and disconnects both buses.

Description

【発明の詳細な説明】 〔産業上の利用分野Ｊ 本発明は計算機システムのバス制御方式に関し、更に詳
しくは、複数のバスを備える計算機システムにおけるバ
ス制御方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application J] The present invention relates to a bus control method for a computer system, and more particularly to a bus control method for a computer system including a plurality of buses.

〔従来の技術〕[Conventional technology]

従来、１つのバス上にバス使用権を制御するためのプラ
イオリティ・コントローラ（バス・アービタ）と、複数
のマスタ・デバイス（バス・マスタ）およびスレーブ・
デバイス（バス・スレーブ）を接続し、マスタ・デバイ
スがバス要求を発生した時、バス・アービタが使用許可
することによりバスが獲得され、データ転送終了時にマ
スタ・デバイスがバスを解放する形式のものが知られて
いる（第１の方式）。Traditionally, one bus has a priority controller (bus arbiter) for controlling bus usage rights, multiple master devices (bus masters) and slave devices.
When a device (bus slave) is connected and the master device issues a bus request, the bus arbiter grants permission to acquire the bus, and the master device releases the bus when the data transfer is completed. is known (first method).

また、特開昭６０−２１５２７０号公報には、外部工１
０装置（バス・マスタ・デバイス）がダイレクト・メモ
リ・アクセス（ＤＭＡ）によってデータを転送している
間、ＣＰＵをホールドしないように、バスに切換器を付
加し、ＤＭＡ動作中は切換信号により、ＣＰＵとＩ／○
装置のバスを分離する方式（第２の方式）が述べられて
いる。In addition, in Japanese Patent Application Laid-open No. 60-215270, external engineering 1
To prevent the CPU from being held while the 0 device (bus master device) is transferring data by direct memory access (DMA), a switch is added to the bus, and a switch signal is used to control the CPU during DMA operation. CPU and I/○
A method (second method) of separating the buses of devices is described.

上記第２の方式を更に一般化させたものとして、例えば
特開昭６０−２００３５６号公報には、ＣＰＵやメイン
・メモリが接続される内部バス（又はＣＰＵバス）と、
ＤＭＡを行なうＩ１０装置やＤＭＡ用のメモリが接続さ
れるバスとの間の接続、切離しをＤＭＡ切離部により行
なう方式（第３の方式）が述べられている。As a more generalized version of the second method, for example, Japanese Patent Laid-Open No. 60-200356 discloses an internal bus (or CPU bus) to which the CPU and main memory are connected,
A method (third method) is described in which the I10 device that performs DMA and the bus to which the DMA memory is connected are connected and disconnected by a DMA disconnection section.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上記従来技術のうち、１パス方式でバス・アービタによ
りバスの使用を制御する第１の方式は、構成が、簡単で
制！が容易であ反面、ＣＰＵ以外のマスタ・デバイスが
大量のデータ転送を行なうと、バスが占有されてしまい
、その間、ＣＰＵがホールドされるという問題がある。Among the above conventional technologies, the first method, which uses a one-pass method to control bus use by a bus arbiter, has a simple configuration and is easy to control! However, when a master device other than the CPU transfers a large amount of data, the bus is occupied, and the CPU is held during that time.

これに対して、複数のバスからなる第２．第３の方式で
は、ＤＭＡ等のデータ転送開始とともにバスを分離し、
終了後に接続する方式をとっているため、処理効率を向
上できる。しかしながら、これらの方式では、工／○装
置がＤＭＡ等により、一連のデータを転送中は、切離さ
れたバスしかアクセスできず、その間はＣＰＵ等からの
アクセスも不能になってしまいという問題がある。また
、ＤＭＡ等のデータ転送開始時に、そのデータ転送に対
してバスを切離して良いかどうかをＣＰＵ等の制御装置
で知っている必要がある。On the other hand, the second bus consisting of multiple buses. In the third method, the bus is separated at the start of data transfer such as DMA,
Processing efficiency can be improved because the connection is made after the process is completed. However, with these methods, while the machine/○ device is transferring a series of data using DMA etc., only the disconnected bus can be accessed, and during that time, access from the CPU etc. is also disabled. be. Further, at the start of data transfer such as DMA, it is necessary for a control device such as a CPU to know whether or not the bus can be disconnected for the data transfer.

また、上述した第３の方式では、第１のバスのマスタ・
デバイスが、第２のバスのスレーブにアクセスすること
と、第２のマスクが第１のスレーブにアクセスすること
が同時に生じたときのバスの競合という問題のが決がな
されていない。第１のバスのマスクが第２のバス上のス
レーブにアクセスする場合は、第１のバスをマスクが第
１のバスを獲得してアドレスを送出し、そのアドレスを
第１のバスと第２のバスを接続する部分がデコードし、
第２のバスに接続されているスレーブにアクセスするか
どうかを判定することができ、その結果で第２のバスに
対する要求信号を送出するかどうかが決定する。このと
き、第２のバスを他のマスクが獲得している場合は、第
１のバスからの要求信号に対する応答信号を返すことは
できない。In addition, in the third method described above, the master of the first bus
The problem of bus contention when a device simultaneously accesses a slave on a second bus and a second mask accesses a first slave has not been resolved. If the mask on the first bus wants to access a slave on the second bus, the mask on the first bus acquires the first bus, sends out an address, and transfers that address between the first bus and the second bus. The part that connects the bus decodes
It can be determined whether or not to access the slave connected to the second bus, and the result determines whether or not to send a request signal to the second bus. At this time, if another mask has acquired the second bus, it is not possible to return a response signal to the request signal from the first bus.

また、このとき第２のバスのマスクが第１のバス上にあ
るスレーブにアクセスしようとしているとき、第１のバ
スは既にデータ転送処理を開始されているので応答信号
を返すことはできない。よって、第２のバスのマスクと
第１のバスのマスク両方ともデータ転送を開始していて
も、目的のスレーブにアクセスできないまま待ち状態に
入るという不具合が生じる。Further, at this time, when the second bus mask attempts to access the slave on the first bus, the first bus cannot return a response signal because data transfer processing has already started. Therefore, even if both the second bus mask and the first bus mask have started data transfer, a problem arises in that the slave enters a waiting state without being able to access the target slave.

本発明の目的は、第１のバスに接続されたマスタデバイ
スあるいはバス・マスクと、第２のバスに接続されたマ
スタデバイスあるいはバス・マスクが、上記第１．第２
のバスが接続されているか分離されているかを意識する
ことなく、２つのバス上を自由にアクセスできるバス制
御方式を提供することにある。An object of the present invention is that a master device or bus mask connected to a first bus and a master device or bus mask connected to a second bus are connected to the first bus. Second
To provide a bus control system that allows free access on two buses without being aware of whether the buses are connected or separated.

また、従来の複数バスにより構成されるシステムにおい
ては、異なるバスマスタが複数のバスを介してデータ転
送を行なう場合にデッドロックするという問題があった
が、本発明はこのデッドロックの問題を解決したバス制
御方式の提供を他の目的とする。In addition, in conventional systems configured with multiple buses, there was a problem of deadlock when different bus masters transferred data via multiple buses, but the present invention solves this deadlock problem. Another purpose is to provide a bus control method.

〔問題点を解決するための手段〕[Means for solving problems]

上記目的を達成するために、本発明では、第１のバスと
第２のバスとをバスコントローラにより接続し、このバ
スコントローラがデータ転送時のアドレスに応じて第１
．第２バスの接続２分離の制御を行なうようにしたこと
を特徴とする。In order to achieve the above object, the present invention connects a first bus and a second bus by a bus controller, and this bus controller
．． The present invention is characterized in that the connection of the second bus is controlled to be separated into two parts.

また、本発明は、各マスタ・デバイスが、バス要求信号
と同時にどのバスに接続されたスレーブをアクセスする
かを示す信号を発行するようにしたことを第２の特徴と
する。A second feature of the present invention is that each master device issues a signal indicating which slave connected to which bus is to be accessed at the same time as the bus request signal.

〔作用〕[Effect]

前述の様に構成されたシステムにおいては、第１バス上
のバス・マスクは、第１バス上のバス・アービタにバス
要求を出し、バス・アービタの使用許可によりデータ転
送を開始する。この時、データ転送アドレスが第１バス
内のアドレスであれば、バスコントローラは第２バスを
分離したままであり、第１バス内だけで、第２バスをホ
ールドすることなくデータ転送を行なうことができる。In the system configured as described above, the bus mask on the first bus issues a bus request to the bus arbiter on the first bus, and starts data transfer upon permission from the bus arbiter. At this time, if the data transfer address is an address within the first bus, the bus controller keeps the second bus isolated and performs data transfer only within the first bus without holding the second bus. Can be done.

同様に、第２バス上のバス・マスクは、第２バス上のバ
ス・アービタにバス要求を出し、バス・アービタの使用
許可によりデータ転送を開始する。Similarly, the bus mask on the second bus issues a bus request to the bus arbiter on the second bus and grants the bus arbiter to initiate a data transfer.

この時、データ転送アドレスが第２バス内のアドレスで
あれば、バスコントローラは第１バスを分離したままで
あり、第２バス内だけで、第１バスをホールドすること
なくデータ転送を行なうことができる６本発明によれば
、第１あるいは第２のバス内での閉じたデータ転送は、
互いに独立して同時に実行できるため、効率の良い処理
を行なうことができる。At this time, if the data transfer address is an address within the second bus, the bus controller will keep the first bus isolated and transfer data only within the second bus without holding the first bus. 6 According to the present invention, closed data transfer within the first or second bus is
Since they can be executed independently and simultaneously, efficient processing can be achieved.

次に、第１バス上のバス・マスクが第２バスにアクセス
する場合、上記と同様にして、第１バスの使用権を獲得
後にデータ転送を開始する。このとき、データ転送アド
レスは第２バス上のアドレスであるため、バスコントロ
ーラは、第２バスのバスアービタにバス要求を出して使
用権を１得後、第１バスと第２バスを接続してデータ転
送を実行可能とする。Next, when the bus mask on the first bus accesses the second bus, data transfer is started after acquiring the right to use the first bus in the same manner as described above. At this time, since the data transfer address is an address on the second bus, the bus controller issues a bus request to the bus arbiter of the second bus and obtains one usage right, and then connects the first bus and the second bus. Enable data transfer.

同様に、第２バス上のバス・マスタが第１バスにアクセ
スする場合も、アドレスに応じてバスコントローラが第
１バスのバス・アービタにバス要求を出して使用権を獲
得後、第１バスと第２バスを接続してデータ転送を実行
可能とする。Similarly, when a bus master on the second bus accesses the first bus, the bus controller issues a bus request to the bus arbiter of the first bus according to the address, acquires the right to use the bus, and then accesses the first bus. and a second bus to enable data transfer.

以上の様にして、２つのバスにまたがるデータ転送を実
現することができるが、第１バス上のマスタデバイスの
第２バス・アクセスと、第２バス上のマスタデバイスの
第１バス・アクセスとが競合した場合、デッドロックを
起してしまう。即ち、第１バス・マスクは、第１バスを
獲得後に第２バスを要求し、一方、第２バス・マスクは
、第２バスを獲得後に第１バスを要求する。これらの２
つが、同時発生しない場合には、要求しているバスが解
放されるのを待つことによりバスを獲得できるが、同時
発生した場合には、互いに相手が既に獲得しているバス
を要求し合い、待ち状態を維持する。すなわち、デッド
ロックとなる。この場合、バスコントローラは、どちら
か一方のバス・マスクに対して、一時的にバスを解放さ
せ、他方のバス・マスクのデータ転送終了に伴うバス解
放後、再び、バスを獲得してデータ転送を実行させるよ
うに、制御すればよい。In the above manner, data transfer across two buses can be realized, but the master device on the first bus accesses the second bus, and the master device on the second bus accesses the first bus. If there is a conflict, a deadlock will occur. That is, the first bus mask requests the second bus after acquiring the first bus, while the second bus mask requests the first bus after acquiring the second bus. These two
If these do not occur at the same time, the bus can be acquired by waiting for the requested bus to be released, but if they occur simultaneously, each party requests the bus that the other has already acquired. Maintain wait state. In other words, a deadlock occurs. In this case, the bus controller temporarily releases the bus for one of the bus masks, and after the bus is released as data transfer for the other bus mask ends, it acquires the bus again and starts data transfer. All you have to do is control it so that it executes.

また、バス要求信号と同時に、どのバスをアクセスする
かを示す場合を送出するようにすると、マスタ・デバイ
スがアドレス・データ信号等をバスに送出する前にバス
要求信号が送出できるので、データ転送処理開始前に優
先制御することが可能となり、誤動作することはない。In addition, by sending a message indicating which bus to access at the same time as the bus request signal, the bus request signal can be sent before the master device sends address/data signals, etc. to the bus, so data transfer Priority control can be performed before processing starts, and malfunctions will not occur.

〔実施例〕〔Example〕

以下１本発明の実施例について説明する。 An embodiment of the present invention will be described below.

第１図は、本発明の１実施例を示すマルチプロセッサ・
システムの構成図である。このシステムはＣＰＵバス（
第１バＸ）１０とＩ１０バス（第２バス）２０の２つの
バスを備え、ＣＰＵバス１０にはＣＰＵ等のバス・マス
タ４０−１．４０−２．・・・と、メイン・メモリ等の
バス・スレーブ５０−１．５０−２．・・・が接続され
る。一方、工／○バスにはＩ１０装置等のバス・マスク
７〇−１，７０−２，・・・と、Ｉ１０用バッファ・メ
モリ等のバス・スレーブ８０−１．８１−２．・・・と
が接続される。ＣＰＵバス１０の使用権制御はＣＰＵバ
ス・アービタ（プライオリティ・コントローラ）３０が
行ない、バスコントローラ６０は、工／○バス２０の使
用権制御と、ＣＰＵバス１ｏとＩ１０バス２０との間の
データ転送制御を行なう。FIG. 1 shows a multiprocessor system showing one embodiment of the present invention.
FIG. 1 is a configuration diagram of a system. This system uses the CPU bus (
The CPU bus 10 includes bus masters 40-1, 40-2. . . . and bus slaves 50-1, 50-2, etc., such as main memory. ... is connected. On the other hand, the engineering/○ bus includes bus masks 70-1, 70-2, . . . such as I10 devices, and bus slaves 80-1, 81-2, . ... are connected. The CPU bus arbiter (priority controller) 30 controls the right to use the CPU bus 10, and the bus controller 60 controls the right to use the engineering/○ bus 20 and transfers data between the CPU bus 1o and the I10 bus 20. control.

バス・マスクから、バス・スレーブへのデータ転送の流
れを説明するため、先ず、バス１０に接続されたバス・
マスク、バス・スレーブ、バス・アービタからなる部分
のみの動作を説明する。In order to explain the flow of data transfer from the bus mask to the bus slave, first we will explain the flow of data transfer from the bus mask to the bus slave.
The operation of only the mask, bus slave, and bus arbiter will be explained.

第２図に、データ転送の手順を示す。バス・マスク４０
−１がバス・アービタ３０に対してバス使用の要求（Ｒ
ＥＱ）を出す。バス・アービタは、複数のバス・マスク
から出される要求（ＲＥＱ）を優先度等に基づいて判定
し、１つのバス・マスクに対して、使用の許可（ＡＣＫ
）を返す。許可（ＡＣＫ）を受けたバス・マスクは、バ
スを獲得し、バスに対してアドレスと、読み出しくＲｅ
ａｄ）又は書き込み（Ｗｒｉｔｅ）のコマンドＲ／Ｗと
、Ｗｒｉｔｅ時には書き込みたいデータを出力する。複
数のバス・スレーブのうち、バスに出力されたアドレス
と対応する唯一のバス・スレーブ５０−Ｎがコマンドを
解決し、Ｗｒｉｔｅ時にはバス上のデータをそのアドレ
スに書き込んだ後、データ転送（Ｗｒｉｔｅ）が完了し
たことを表わすレディ信号をバス・マスクに送出する。FIG. 2 shows the data transfer procedure. bus mask 40
-1 requests the bus arbiter 30 to use the bus (R
EQ). The bus arbiter determines requests (REQ) issued from multiple bus masks based on priorities, etc., and grants permission (ACK) for use of one bus mask.
)return it. The bus mask that receives the ACK acquires the bus and sends an address to the bus and a readout address.
ad) or Write command R/W and the data to be written at the time of Write. Among the multiple bus slaves, the only bus slave 50-N that corresponds to the address output to the bus resolves the command, writes the data on the bus to that address at the time of write, and then transfers the data (Write). A ready signal is sent to the bus mask indicating that the process has been completed.

Ｒｅａｄ時には、指定アドレスのデータをバス上に送出
するとともに、レディ信号をバス・マスクに送出する。At the time of Read, data at the designated address is sent onto the bus, and a ready signal is sent to the bus mask.

レディ信号を受けたバス・マスタ５０−１は、Ｒｅａｄ
時にはバス上のデータを読み込み、Ｗｒｉｔｅ時には、
何もしないでバスを解放する。バスが解放されると、バ
ス・アービタ３０は、要求（ＲＥＱ）を出している他の
バス・マスクに対して同様に優先判定を行ない、使用許
可（Ａ　ＣＫ）を出す。The bus master 50-1 that received the ready signal
Sometimes it reads data on the bus, and when writing,
Release the bus without doing anything. When the bus is released, the bus arbiter 30 similarly performs priority determination on other bus masks that have issued requests (REQ) and issues permission to use (ACK).

以上の様にして、１つのバス上で、複数のバスマスタと
複数のバス・スレーブとの間のデータ転送が制御される
。In the manner described above, data transfer between multiple bus masters and multiple bus slaves is controlled on one bus.

次に、第１図に示した、第１．第２の２つのバスからな
る構成の場合について、データ転送の手順を示す第３図
を参照して説明する。Next, the first section shown in FIG. The case of the second configuration consisting of two buses will be explained with reference to FIG. 3 showing the data transfer procedure.

データ転送には、ＣＰＵバス・マスタ４０−１とＣＰＵ
バス・スレーブ５０−５間（ケースり、Ｉ１０バス・マ
スク８０−１とＩ１０バス・スレーブ８０−５間（ケー
スｎ）　、ＣＰＵバス・マスタ４０−ｉと１１０バス・
スレーブ８０−５間（ケースｍ）、Ｉ１０バス・マスタ
７０−１とＣＰＵバス・スレーブ５０−５間（ケース■
）の４つの場合があり、以下、各々のケースについて述
べる。For data transfer, CPU bus master 40-1 and CPU
Between bus slave 50-5 (case n), between I10 bus mask 80-1 and I10 bus slave 80-5 (case n), between CPU bus master 40-i and 110 bus mask 80-1 and I10 bus slave 80-5 (case n)
Between slave 80-5 (case m), between I10 bus master 70-1 and CPU bus slave 50-5 (case ■
) There are four cases, and each case will be described below.

（ケース■）：前述の１バス構成の場合と、同様である
。(Case ■): This is the same as the case of the one-bus configuration described above.

（ケース■）：１バス構成の説明中のバス・アービタを
、Ｉ１０バス制御部で置き 換えた場合と同様である。(Case ■): This is the same as the case where the bus arbiter in the explanation of the 1-bus configuration is replaced with an I10 bus control unit.

（ケースＩＩＩ）　　：ＣＰＵバス・マスタ４０−１が
。(Case III): CPU bus master 40-1.

ＣＰＵバス・アービス３ｏに対し て要求（ＲＥＱ）を出し、許可 （ＡＣＫ）が返ってくると、バス １０にアドレス、Ｒ／Ｗコマンド。For CPU bus Urbis 3o Make a request (REQ) and receive permission. When (ACK) is returned, the bus 10 is address and R/W command.

Ｗｒｉｔｅ　　時にはデータを出力する。When writing, data is output.

バスコントローラ６０は、バス １０上のアドレスにより工／○バ スへのアクセス要求が生じたこと を検知し、Ｉ１０バスが未使用で あることを確認して、ＣＰＵバス １０とＩ１０バス２０を接続する。The bus controller 60 10 by the address above that a request to access the is detected and the I10 bus is unused. Make sure that the CPU bus 10 and I10 bus 20 are connected.

Ｉ１０バス２０の使用制御はバス コントローラ６０で行なっている ので、バス２０が未使用か否かの 確認は自分で行なうことができる。The use of I10 bus 20 is controlled by the bus Performed by controller 60 Therefore, whether bus 20 is unused or not You can check it yourself.

上記バスの接続により、Ｉ１０バ ス２０上にアドレス、Ｒ／Ｗコマ ンド、データがそれぞれ出力され、 対応するアドレスのＩ１０バス・ スレーブ８０−ｊがコマンドに従 った動作を行ない、レディ信号を 返送する。このレディ信号により、 ＣＰＵバス・マスタ４０−１が ＣＰＵバス１０を解放する。また、 工／○バス制御部６０は２つのバ スを切断し、これによってＩｌｏ バス２０が解放される。By connecting the above bus, I10 bus address and R/W frame on the screen 20. command and data are output respectively. I10 bus of the corresponding address Slave 80-j follows the command. the ready signal. Send it back. This ready signal causes CPU bus master 40-1 Release the CPU bus 10. Also, Engineering/○ The bus control unit 60 has two buses. This causes Ilo Bus 20 is released.

（ケースｒＶ）：Ｉ１０バス・マスタ７０−１がバスコ
ントローラ６０に対してバス 要求（ＲＥＱ）を出し、許可 （）＝　Ｇ　Ｋ　）を取けとると、Ｉ１０バス２０を獲
得する。バス獲得後、 バスにアドレス、　Ｒｅａｄ　／　Ｗｒｉｔｅのコマン
ド、ｌｌｒｉｔｅ時にはデータを送出する。バスコント
ローラ６０ は、バス上のアドレスにより、 ＣＰＵバスへのアクセスであるこ とを検知し、ＣＰＵバス・アービ タ３０に対してバス要求（ＲＥＱ） を発生し、許可（ＡＣ，Ｋ）があれ ばＣＰＵバス１０を獲得して、２ つのバス１０と２０とを接続する。(Case rV): When the I10 bus master 70-1 issues a bus request (REQ) to the bus controller 60 and obtains permission ()=GK), it acquires the I10 bus 20. After acquiring the bus, it sends addresses, Read/Write commands, and data during llrite to the bus. The bus controller 60 detects that the access is to the CPU bus based on the address on the bus, issues a bus request (REQ) to the CPU bus arbiter 30, and if permission (AC, K) is granted, the CPU The bus 10 is acquired and the two buses 10 and 20 are connected.

このバス接続により、ＣＰＵバス １０上にアドレス、コマンド、デ ータが送出され、対応するアドレ スのＣＰＵバス・スレーブ４０− ｊが、コマンドに従った動作を行 ない、レディ信号を返送する。こ のレディ信号により、バスコント ローラ６ｏはＣＰＵバス１ｏを解 放するとともに、上記２つのバス の切断と工／○バスの解放を行な う。This bus connection allows the CPU bus Address, command, data on 10 data is sent and the corresponding address CPU bus slave 40- j performs the action according to the command. No, send back a ready signal. child The bus control is activated by the ready signal. Roller 6o disconnects from CPU bus 1o. At the same time, release the above two buses. cutting and machining / ○Releasing the bus cormorant.

上記の４つの場合の組合せによる競合は、説明かられか
る様に、ＣＰＵバス・アービタ３ｏとバスコントローラ
６０により制御できるが、ケース■とケース■とが成る
特定のタイミングで競合した場合に、デッド・ロックが
生ずる。これを第４図を用いて説明する。As can be seen from the explanation, conflicts caused by combinations of the above four cases can be controlled by the CPU bus arbiter 3o and the bus controller 60, but if cases 2 and 3 conflict at a specific timing, dead・Lock occurs. This will be explained using FIG. 4.

今、ＣＰＵバス・マスタ４０−１とＩ１０バス・マスク
７０−にとが、それぞれＩ１０パス・スレーブ８０−Ｑ
、ＣＰＵバス・スレーブ５０−ｊに対してデータ転送を
行なう場合を想定する。この時、双方がバスを獲得した
後、互いのバスを要求し合うという状態が生じ得る。即
ち、ＣＰＵバス・マスタ４０−ｉは、ＣＰＵバス１０を
獲得後に工／○バス２０を要求しているが、Ｉ１０バス
２０は、Ｉ１０バス・マスタ７０−ｋが既に獲得してい
るため、ＣＰＵバス・マスタ４０−ｉはこれが解放され
るのを待つ。一方、Ｉ１０バス・マスク７０−には、Ｉ
１０バス２０を獲得した後、ＣＰＵバス１０を要求して
いるが、ＣＰＵバス２０はＣＰＵバス・マスタ４０−ｉ
が既に獲得しているため、これが解放されるのを待つ。Now, the CPU bus master 40-1 and the I10 bus mask 70- are connected to the I10 bus slave 80-Q, respectively.
, a case where data is transferred to the CPU bus slave 50-j is assumed. At this time, a situation may arise in which after both parties have acquired the bus, they request each other's bus. That is, the CPU bus master 40-i requests the work/○ bus 20 after acquiring the CPU bus 10, but since the I10 bus 20 has already been acquired by the I10 bus master 70-k, the CPU Bus master 40-i waits for it to be released. On the other hand, the I10 bus mask 70-
After acquiring the 10 bus 20, the CPU bus 20 is requested by the CPU bus master 40-i.
has already been acquired, so we will wait for it to be released.

すなわち、デッド・ロック状態が生ずる。この状態は、
バスコントローラ６０だけが検知できるので、バスコン
トローラ６０が、いずれかのバス・マスクに対して、バ
スを一時的に解放するよう指示（ＲＥＬ）を出す。In other words, a deadlock condition occurs. This state is
Since only the bus controller 60 can detect this, the bus controller 60 issues an instruction (REL) to one of the bus masks to temporarily release the bus.

第４図の例では、ＣＰＵバス１０側を優先させ、■／○
バス・マスタ７０−ｋにバス解放指示（ＲＥＬ）を出し
ている。上記バス解放指示に工／○バス・マスタが応答
すると、バスコントローラ６０は工／○バス２ｏを獲得
し、２つのバスを接続する。これにより（ＣＰＵバス・
マスタ４０−ｉがデータ転送を実行する。転送終了後、
ＣＰＵバス・マスタ４０−１は、ＣＰＵバスを解放し、
バスコントローラ６０は、工／○バスを解放するととも
に２つのバスを切断する。これにより、工／○バス・マ
スタ７０−には一時解放していたＩ１０バス２０を獲得
することができる。従って、バスコントローラ６０が、
ｃ　Ｐ　Ｕバス・アービタ３０にバス要求（ＲＥＱ）を
出し、使用許可（ＡＣＫ）を受は取った後、バスを接続
する。工／○バス・マスタ７０−ｋがデータ転送終了機
工１０バス２０を解放すると、Ｉ１０制御部６０がＣＰ
Ｕバス１０を解放するとともに、上記２つのバスを切断
する。In the example shown in Figure 4, the CPU bus 10 side is prioritized, and ■/○
A bus release instruction (REL) is issued to the bus master 70-k. When the work/○ bus master responds to the above bus release instruction, the bus controller 60 acquires the work/○ bus 2o and connects the two buses. As a result, (CPU bus
Master 40-i executes data transfer. After the transfer is complete,
The CPU bus master 40-1 releases the CPU bus,
The bus controller 60 releases the work/○ bus and disconnects the two buses. As a result, the temporarily released I10 bus 20 can be acquired by the I10 bus master 70-. Therefore, the bus controller 60
c After issuing a bus request (REQ) to the PU bus arbiter 30 and receiving permission to use (ACK), the bus is connected. When the machine/○ bus master 70-k releases the data transfer end machine 10 bus 20, the I10 control unit 60 releases the CP
The U bus 10 is released and the two buses mentioned above are disconnected.

次に１本発明の第２の実施例について第５図〜第８図を
参照して説明する。Next, a second embodiment of the present invention will be described with reference to FIGS. 5 to 8.

第５図はシステム構成図であり、この例では第１バス（
バスＡ）１０にバス・マスタ４０．バス・スレーブ５０
．プライオリティ・コントローラ３０を有し、第２バス
（バスＢ）２０にバス・マスク７０．バス・スレーブ８
０．プライオリティ・コントローラ９０を有し、上記２
つのバス間にバスコントローラ６０を備える。Figure 5 is a system configuration diagram, and in this example, the first bus (
bus A) 10 to bus master 40. bus slave 50
．． a priority controller 30 and a bus mask 70 . bus slave 8
0. It has a priority controller 90, and the above 2
A bus controller 60 is provided between the two buses.

本実施例では、各バス・マスクがバスコントローラ６０
を介して別のバスにアクセスする場合（前述のケースＪ
ＩＶ）と、各バス・マスクが自分が接続されているバス
上に存在するスレーブ・デバイスをアクセスする場合（
前述のケース■。In this embodiment, each bus mask is connected to the bus controller 60.
(Case J mentioned above)
IV) and when each bus mask accesses slave devices on the bus to which it is connected (
The aforementioned case ■.

■）を区別するための信号（以下アドレス制御信号とい
う）を付加する。このことで、異なるバス間のアクセス
競合を防ぎ、処理効率を高める。(2) A signal (hereinafter referred to as an address control signal) is added to distinguish between the two types. This prevents access contention between different buses and improves processing efficiency.

第６図より本実施例のバス獲得手順を説明する。The bus acquisition procedure of this embodiment will be explained with reference to FIG.

第２図において１２０〜１２９はバス要求ヲ発行するマ
スタ・デバイスと、それを受けて応答信号を返すデバイ
スの対応関係を示している。１２０はバス・マスタ４０
によるバスＡの要求信号（以下、ＨＲＱ　Ｍ　Ａ　：　
Ｈｏ１ｄ　ＲｅＱｕｅｓｔ　Ｍａｓｔｅｒ　Ａと言う）
１２１はアドレス制御信号（以下Ｂ　ＣＭＡ　：　Ｂｕ
ｓａｄｄｒｅｓｓ　Ｃｏｎｔｒｏｌ　Ｍａｇｔａｒ　Ａ
という）、１２２は、上記ＨＲＱ　Ｍ　Ａに対する応答
信号（以下、ＡＣＫＭＡ　：Ａ　ＣＫｎｏｖｌｅｏｌｇ
ｅ　Ｍａｓｔｅｒ　Ａの略）であり、以上がバス・マス
タ４０がバスＡを要求する時に３のプライオリティコン
トローラ３０に発行、受信する信号であり、バス・マス
ク７０とプライオリテイコントローラ９０にも同様な信
号が存在する６以下、信号１２７をＨＲＱＭＢ、１２８
をＢＡＣＭＢ　。In FIG. 2, reference numerals 120 to 129 indicate the correspondence between a master device that issues a bus request and a device that receives the request and returns a response signal. 120 is bus master 40
A request signal for bus A (hereinafter referred to as HRQ MA:
Ho1d ReQuest Master A)
121 is an address control signal (hereinafter referred to as B CMA: Bu
Saddress Control Magtar A
), 122 is a response signal (hereinafter referred to as ACKMA) to the HRQ M A
e (abbreviation for Master A), and the above are the signals that the bus master 40 issues to and receives from the priority controllers 30 (3) when it requests the bus A. Similar signals are also sent to the bus mask 70 and the priority controller 90. 6 or less, signal 127 is HRQMB, 128
BACMB.

１２９をＡＣＫＭＢと記述する。プライオリティコント
ローラ３０は、ＨＲＱＭＡ１２０とＢＡＣＭＡ１２１よ
りバス・マスタ４ｏがバス２０に接続されたバス・スレ
ーブ８０アクセスしようとしているか（ケースＩｌ？）
、バス１０に接続されたバス・スレーブ５０にアクセス
しようとしている（ケースＩ）かが解る。ケース！なら
ば、優先制御をして、プライオリティコントローラ３ｏ
はＡＣＫＭＡ１２２を返してバス・マスタ４０をバスＡ
のマスタとする。129 is written as ACKMB. Is the priority controller 30 trying to access the bus slave 80 connected to the bus 20 by the bus master 4o from the HRQMA 120 and BACMA 121 (case Il?)?
, it can be seen whether an attempt is made to access the bus slave 50 connected to the bus 10 (case I). Case! If so, perform priority control and use the priority controller 3o.
returns ACKMA122 and sends bus master 40 to bus A.
be the master.

一方、ケース■の場合には、バス２０に対するバス要求
信号１２４（以下、ＨＲＱ　Ｐ　Ａ　：　Ｈｏ１ｄＲｅ
Ｑｕａｓｔ　ｆｒｏｍ　Ｐｒ１ｏｒｉｔｙ　ｃｏｎｔｒ
ｏｌａｒ　Ａの略）をプライオリティコントローラ９０
に対して発行する。On the other hand, in case ■, the bus request signal 124 for the bus 20 (hereinafter referred to as HRQ P A : Ho1dRe
Quant from Pr1ority contr
(abbreviation of olar A) as the priority controller 90
Issued to.

これに対する応答信号が１２３（以下、ＡＣＫＰＡと記
述する）であり、この信号によりプライオリティコント
ローラ３０は、バス・マスタ４０に応答信号を返す、Ａ
ＣＫＰＡ、−１２３が返ってくるということは、バス２
０のマスクに、プライオリティコントローラ３０にバス
要求を発行したバス・マスクがなることを許可されたと
いうことである。The response signal to this is 123 (hereinafter referred to as ACKPA), and this signal causes the priority controller 30 to return a response signal to the bus master 40.
CKPA, -123 is returned, which means bus 2
This means that the bus mask that issued the bus request to the priority controller 30 was allowed to become a mask of 0.

つまり、ケース■の場合には、ＡＣＫＭＡｌ、２２は、
プライオリティコントローラ３０がＡＣＫＰＡ１２３を
受けてから返すようにする。すなわち、異なるバスに接
続されたスレーブにアクセスする場合には、異なるバス
から獲得してゆくことになるので。In other words, in case ■, ACKMAl, 22 is
The priority controller 30 returns the ACKPA 123 after receiving it. In other words, when accessing slaves connected to different buses, the information will be acquired from different buses.

関係するバス間に複数のバスマスタが存在することはな
い。よって、ケース■と■とが同時に生じても、プライ
オリティコントローラは、どちらか一つのバス・マスク
にのみ応答信号を返すので、バスの競合は生じない。There are never multiple bus masters between the buses involved. Therefore, even if cases (2) and (2) occur simultaneously, the priority controller returns a response signal to only one of the bus masks, so no bus contention occurs.

本方式ではアドレス制御信号をバス要求信号と同時に発
行する。アドレス制御信号は、既存のマスタ・デバイス
に外付回路を設けることでバス要求信号と同時に発行で
きる。In this method, the address control signal is issued simultaneously with the bus request signal. The address control signal can be issued simultaneously with the bus request signal by providing an external circuit to an existing master device.

第７図は外付は回路のブロック図である。既存のバス要
求信号１３０とバス応答信号１３１を直結し、バス要求
信号が発行されると同時に応答信号が返るようにする。FIG. 7 is a block diagram of the external circuit. The existing bus request signal 130 and bus response signal 131 are directly connected so that the response signal is returned at the same time as the bus request signal is issued.

応答信号によりバス・マスク４０は、アドレス信号１３
２を送出する。これをアドレスデコーダ１３８により、
送出するアドレスがバスＡ、Ｂのどちらに接続されたス
レーブかを判定してアドレス制御信号１４１を送出する
。The response signal causes bus mask 40 to output address signal 13.
Send 2. This is processed by the address decoder 138.
It determines whether the slave is connected to bus A or B to which the address to be sent is connected, and sends out the address control signal 141.

１３９はＢＲＱＭＡ１２０．ＡＣＭＡ１２１を同期させ
て送出する回路であり、マスタ・デバイスの仕様により
応答信号１３０よりアドレス信号１３２の送出までの時
間が解るので、同期制御回路１３９は、バス要求信号１
２０をアドレス制御信号が有効になるタイミングで送出
する。139 is BRQMA120. This is a circuit that synchronizes and sends out the ACMA 121, and since the time from the response signal 130 to the sending of the address signal 132 can be determined according to the specifications of the master device, the synchronization control circuit 139 transmits the bus request signal 1.
20 is sent at the timing when the address control signal becomes valid.

１３５．１３６，１３７はそれぞれシステムバスＡのア
ドレス信号群、データ信号群、および制御信号群である
。バス応答信号１３０の返りで、マスタ・デバイス４０
のデータ転送処理は開始されており、マスタ・デバイス
のアドレス信号１３２゜データ信号１３３．制御信号１
３４は送出されているが、ゲート１４０により、システ
ムバスＡとは切断されており、　ＢＡＣＫＭＡ　１２２
をイネーブル信号に利用することでマスタ・デバイス４
０がバスＡのマスクになるまで、システムバスに対して
アドレス、データ、制御信号を送出するこはない。135, 136, and 137 are an address signal group, a data signal group, and a control signal group of system bus A, respectively. In return of the bus response signal 130, the master device 40
The data transfer process has started, and the master device's address signal 132 and data signal 133 . Control signal 1
34 is being sent out, but it is disconnected from the system bus A by the gate 140, and BACKMA 122
master device 4 by using it as an enable signal.
No address, data, or control signals are sent to the system bus until 0 becomes the bus A mask.

第８図にアドレスデコーダ１３８の詳細を示す。FIG. 8 shows details of the address decoder 138.

１４２．１４３はバス・スレーブ８０の上限・下限アド
レスを示すレジスタであり、マスタ・デバイス４０から
のアドレス信号１３２と比較しく１４４，１４５は比較
器）、アドレス信号１３２がバス・スレーブ８０内に存
在するアドレスかどうかを判定する。上限、下限レジス
タを書き変えることで、バス・スレーブのアドレスを変
更することが可能である。更に、これらの機能を内部を
内部に格納したマスタデバイスを利用すると実装効率が
向上する。142 and 143 are registers indicating the upper and lower limit addresses of the bus slave 80, and the address signal 132 is compared with the address signal 132 from the master device 40 (144 and 145 are comparators), and the address signal 132 is present in the bus slave 80. Determine whether the address is By rewriting the upper and lower limit registers, it is possible to change the address of the bus slave. Furthermore, implementation efficiency is improved by using a master device that stores these functions internally.

以上マスタ・デバイス４０についての制御方式を説明し
たが、他方のバス・マスク７０についても同様である。Although the control method for the master device 40 has been described above, the same applies to the other bus mask 70.

また、アドレス制御信号本数は、バスの数により増加す
る。バスの数ｎに対して本数ｐは、 ｎ≦２Ｐ を満足するだけ必要となる。Further, the number of address control signals increases depending on the number of buses. For the number n of buses, the number p needs to satisfy n≦2P.

〔発明の効果〕〔Effect of the invention〕

複数のバスからなるシステムでは、複数バスにまたがる
アクセスが競合するとデッドロックを生する場合がある
が、本発明によればこれらのデッドロックを効果的に回
避することができる。In a system consisting of a plurality of buses, conflicting accesses across the plurality of buses may cause deadlocks, but according to the present invention, these deadlocks can be effectively avoided.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明による複数バスからなるシステムの１例
を示す図、第２図は本発明によるバス制御の基本的な動
作説明図、第３図と第４図は本発明によるバス制御動作
の１実施例を説明するための図、第５図は本発明による
複数バスからなるシステムの他の例を示す図、第６図は
バス制御に使用する信号の配線図、第７図は既存のマス
タデバイスを利用する場合の外付回路図、第８図はアド
レスデコード部の詳細図である。 １０・・・第１バス、２ｏ・・・第２バス、３０．９０
・・・バス・アービタ（プライオリティ・コントローラ
）、４０・・・バス・マスク、５０・・・バス・スレー
ブ、６０・・・バスコントローラ、７０・・・バス・マ
スク、８０・・・バス・スレーブ。 ≠　１　図 第２図 第３図 第４図 第　　５　図 第　　６　図 ￥　７　図 第３図FIG. 1 is a diagram showing an example of a system consisting of multiple buses according to the present invention, FIG. 2 is a diagram illustrating the basic operation of bus control according to the present invention, and FIGS. 3 and 4 are bus control operations according to the present invention. FIG. 5 is a diagram showing another example of the system consisting of multiple buses according to the present invention, FIG. 6 is a wiring diagram of signals used for bus control, and FIG. 7 is a wiring diagram of the existing system. FIG. 8 is a detailed diagram of the address decoding section. 10...1st bus, 2o...2nd bus, 30.90
... bus arbiter (priority controller), 40 ... bus mask, 50 ... bus slave, 60 ... bus controller, 70 ... bus mask, 80 ... bus slave . ≠ 1 Figure 2 Figure 3 Figure 4 Figure 5 Figure 6 Figure 7 Figure 3

Claims (1)

【特許請求の範囲】 １、バスコントローラにより相互接続された第１、第２
のバスからなり、それぞれのバスにマスタ・デバイスと
スレーブ・デバイスとを備えるシステムにおいて、複数
のマスタ・デバイスからスレーブ・デバイスのアクセス
要求が競合したとき、いずれかのマスタ・デバイスによ
るデータ転送終了前に一時的にバスを解放させることを
特徴とするバス制御方式。 ２、前記各マスタ・デバイスが、どのバスに接続された
スレーブ・デバイスをアクセスするかを示す信号を出力
するようにしたことを特徴とする第１項記載のバス制御
方式。[Claims] 1. A first and a second interconnected by a bus controller.
In a system where each bus has a master device and a slave device, when access requests from multiple master devices to the slave device conflict, before one of the master devices completes data transfer. A bus control method characterized by temporarily releasing the bus. 2. The bus control method according to item 1, wherein each master device outputs a signal indicating which slave device connected to which bus is to be accessed.