JPS6217385B2 - - Google Patents
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- H—ELECTRICITY
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Description
【発明の詳細な説明】
この発明はI2L（Integrated Injection Logic）
ゲートを集積してなる半導体集積回路に関する。[Detailed Description of the Invention] This invention is based on I 2 L (Integrated Injection Logic).
The present invention relates to a semiconductor integrated circuit that integrates gates.
I2Lはいわゆる逆構造形のバーテイカルトラン
ジスタと、このトランジスタのベースをコレクタ
とする上記トランジスタとは相補形のラテラルト
ランジスタとの複合構造をもつた論理素子であ
る。 I 2 L is a logic element having a composite structure of a so-called inverted vertical transistor and a lateral transistor complementary to the transistor whose collector is the base of this transistor.
この論理素子はラテラルトランジスタが前記逆
構造バーテイカルトランジスタのベースに電荷を
注入するインジエクタとして作用し、逆構造バー
テイカルトランジスタがインバータとして動作す
るものである。従つて論理振幅が小さく、高速且
つ低消費電力の動作が可能な素子として近年注目
されている。また、素子間分離が不必要なので集
積度が高く、大規模集積回路への応用に適してい
る。さらにI2Lは、バイポーラプロセス技術であ
ることから、同一チツプ上に容易に他のバイポー
ラ回路、たとえばリニア回路やECL回路を共存
させることができ、複合機能集積回路が実現でき
る。 In this logic element, the lateral transistor acts as an injector that injects charge into the base of the inverted vertical transistor, and the inverted vertical transistor operates as an inverter. Therefore, it has recently attracted attention as an element that has a small logic amplitude and can operate at high speed and with low power consumption. In addition, since isolation between elements is not required, the degree of integration is high and it is suitable for application to large-scale integrated circuits. Furthermore, since I 2 L is a bipolar process technology, other bipolar circuits such as linear circuits and ECL circuits can easily coexist on the same chip, making it possible to realize multifunctional integrated circuits.
このようなI2Lを高速動作させるための方法に
ついては多くの研究がなされているが、スイツチ
ングトランジスタのエミツタ及びベース領域に蓄
積されている少数キヤリアを前段のスイツチング
トランジスタがシンクする時間、いわゆる少数キ
ヤリアの蓄積時間を小さくすることが重要である
という説明が、たとえば、IEEE Journal of
Solid―State Circuits、Vol.SC―14、No.２、
April 1979、第327〜336頁でなされている。 Many studies have been conducted on methods for operating such I 2 L at high speed. For example, the IEEE Journal of
Solid-State Circuits, Vol.SC-14, No.2,
April 1979, pp. 327-336.
この少数キヤリアの蓄積を少なくするために
は、エピタキシヤル半導体層及びエミツタ層の濃
度プロフアイルを最適化することに加えて、少数
キヤリアの蓄積される領域を必要最少限にするこ
とが効果的である。その方法として第１図に示す
ような構造が考えられる。１はＰ型シリコン基
板、２はＮ型高不純物濃度埋込み層、３はＮ型エ
ピタキシヤル層、４はシリコン酸化膜、５はＰ型
領域、６はＮ型高不純物濃度領域、７はポリシリ
コン、８は誘電体、９は酸化膜、１０はメタル配
線である。すなわち、I2Lゲートは誘電体層４に
よりかこまれ、I2Lコレクタn+層６と誘電体層４
が隣接し、外部ベース領域５の面積も最少にして
いる。 In order to reduce the accumulation of minority carriers, in addition to optimizing the concentration profile of the epitaxial semiconductor layer and emitter layer, it is effective to minimize the area where minority carriers are accumulated. be. As a method for this purpose, a structure as shown in FIG. 1 can be considered. 1 is a P-type silicon substrate, 2 is an N-type buried layer with high impurity concentration, 3 is an N-type epitaxial layer, 4 is a silicon oxide film, 5 is a P-type region, 6 is an N-type high impurity concentration region, and 7 is polysilicon. , 8 is a dielectric, 9 is an oxide film, and 10 is a metal wiring. That is, the I 2 L gate is surrounded by the dielectric layer 4, and the I 2 L collector n + layer 6 and the dielectric layer 4
are adjacent to each other, and the area of the external base region 5 is also minimized.
このような構造では、低抵抗の外部ベース領域
５は、コレクタ領域６により分断されており、イ
ンジエクタから注入された電荷は、インジエクタ
から遠いコレクタ直下のベース層まで十分に到達
しえないが、第２図に示されているように、各コ
レクタ６に近接してベースコンタクトホール３０
を形成し、金属配線１０で相互接続することによ
り上記問題は解決される。この場合、コレクタ
n+層６の拡散源及びその相互接続にポリシリコ
ン層７を用い、ベースコンタクトの相互接続のた
めの金属配線１０とは立体交差させる。この構造
によれば、コレクタ６面積に比較して、ベース面
積を小さくできるので、I2Lのスイツチング時間
を速くできる。 In such a structure, the low-resistance external base region 5 is divided by the collector region 6, and the charges injected from the injector cannot sufficiently reach the base layer directly under the collector, which is far from the injector. As shown in FIG. 2, a base contact hole 30 is provided adjacent to each collector 6.
The above problem can be solved by forming and interconnecting with metal wiring 10. In this case, the collector
A polysilicon layer 7 is used for the diffusion source of the n + layer 6 and its interconnection, and is three-dimensionally intersected with the metal interconnection 10 for base contact interconnection. According to this structure, since the base area can be made smaller than the area of the collector 6, the switching time of I 2 L can be made faster.
このような構造のI2Lにおいて、ベースコンタ
クトホール３０をポリシリコン層７に対して自己
整合的に開口することができる。たとえば、N+
ポリシリコン層７と、Ｐ型ベース層５とは、酸化
速度が低温で大きく異なることを利用すれば、ま
ず基板上の全体を酸化した後、酸化膜層のうすい
Ｐ型ベース５上のみをエツチングで露出できる。
ところで、この方法において、開口したベースコ
ンタクトホール３０領域がn+コレクタ拡散層６
と接触し、ベース―コレクタ間リークの原因とな
る可能性がある。たとえば、ベースコンタクトホ
ール３０の開口時のオーバーエツチング等がこの
原因となりうる。 In I 2 L having such a structure, the base contact hole 30 can be opened in a self-aligned manner with respect to the polysilicon layer 7. For example, N +
Taking advantage of the fact that the oxidation rates of the polysilicon layer 7 and the P-type base layer 5 are significantly different at low temperatures, the entire surface of the substrate is first oxidized, and then only the top of the P-type base 5, which has a thin oxide film layer, is etched. can be exposed.
By the way, in this method, the opened base contact hole 30 region is connected to the n + collector diffusion layer 6.
This may cause base-collector leakage. For example, over-etching when opening the base contact hole 30 may be the cause of this.
本発明は上記した点に鑑みてなされたものであ
り、I2Lコレクタ層拡散源もしくはコレクタ接続
配線に用いるN+ポリシリコンと自己整合的にベ
ースコンタクトホールを形成して、I2Lゲートの
外部ベース領域を最少限にすることにより、I2L
のスイツチングスピードを向上させる場合におい
て、コレクタ―ベース間のリーク電流の発生を防
止することにより再現性を向上させた半導体集積
回路の製造方法を提供するものである。 The present invention has been made in view of the above points, and it forms a base contact hole in self-alignment with the N + polysilicon used for the I 2 L collector layer diffusion source or the collector connection wiring, and the I 2 L gate. By minimizing external base area, I 2 L
The present invention provides a method for manufacturing a semiconductor integrated circuit that improves reproducibility by preventing leakage current between the collector and the base when improving the switching speed of the semiconductor integrated circuit.
この発明の骨子は、自己整合的に開口したI2L
スイツチングトランジスタのベースコンタクトホ
ール領域に、アクセプタ不純物をイオンインプラ
ンテーシヨンにより注入し、前記ベース開口部に
Ｐ型高不純物濃度領域を形成することにより、そ
の後の工程で開口部上に設ける金属配線が前記ト
ランジスタのＮ型領域と接触事故を起すことを防
いだものである。 The gist of this invention is that I 2 L opened in a self-aligning manner.
By injecting acceptor impurities into the base contact hole region of the switching transistor by ion implantation and forming a P-type high impurity concentration region in the base opening, metal wiring to be provided above the opening in a subsequent process. This prevents contact accidents with the N-type region of the transistor.
以下この発明の一実施例を図面を参照して説明
する。 An embodiment of the present invention will be described below with reference to the drawings.
先づ第３図に示すように、Ｐ型シリコン基板１
にＮ型高不純物濃度層２及びＮ型エピタキシヤル
層３を形成し、さらに選択酸化しフイールド酸化
膜４を形成する。そして拡散マスクとなる誘電体
層８を設け、拡散によりI2Lのインジエクタ及び
ベース層となるＰ型半導体層５を形成し、その上
に砒素をドープした多結晶シリコン層７を選択的
に設ける。 First, as shown in FIG. 3, a P-type silicon substrate 1
An N-type high impurity concentration layer 2 and an N-type epitaxial layer 3 are formed, and then selective oxidation is performed to form a field oxide film 4. Then, a dielectric layer 8 serving as a diffusion mask is provided, a P-type semiconductor layer 5 serving as an I 2 L injector and a base layer is formed by diffusion, and an arsenic-doped polycrystalline silicon layer 7 is selectively provided thereon. .
次に半導体層５（半導体領域）及び多結晶シリ
コン層７を酸化した後の断面を第４図に示す。こ
の多結晶シリコン層７は、I2Ln+コレクタ層を形
成するための拡散源として用い、たとえば、砒素
が1021／cm3以上ドープされている。このため、低
温でウエツト酸化すると、n+多結晶層７の酸化
速度は、Ｐ型半導体層５上の酸化速度よりも１桁
以上速くでき、たとえば、n+多結晶層７上の酸
化膜厚を3000Å、Ｐ型半導体層５上の酸化膜厚を
300Å程度にすることができる。 Next, a cross section of the semiconductor layer 5 (semiconductor region) and polycrystalline silicon layer 7 after oxidation is shown in FIG. This polycrystalline silicon layer 7 is used as a diffusion source for forming the I 2 Ln + collector layer, and is doped with, for example, arsenic of 10 21 /cm 3 or more. Therefore, when wet oxidation is performed at a low temperature, the oxidation rate of the n + polycrystalline layer 7 can be more than one order of magnitude faster than the oxidation rate of the p-type semiconductor layer 5. is 3000Å, and the oxide film thickness on the P-type semiconductor layer 5 is
The thickness can be approximately 300 Å.
次に第５図に示されているように、ホウ素をイ
オンインプランテーシヨンにより半導体層５中に
ドープする。このドーピングは酸化膜厚のうすい
部分の直下の半導体層にのみ自己整合的になされ
る。次に第６図に示すように、スランピング工程
により、イオンインプランテーシヨンによりドー
プしたホウ素によりP+半導体領域１１を形成す
ると同時に砒素をドープした多結晶シリコン層７
により砒素を拡散したn+コレクタ領域６を形成
する。次に酸化膜エツチング工程により、酸化膜
厚のうすいP+型半導体層５上のみを自己整合的
に開口し、アルミニウム金属配線１０を設ける。
この様子を第７図に示す。この工程により形成さ
れたI2Lゲートの平面パターン図は第２図と同様
である。コレクタ配線はn+多結晶シリコン層７
により形成される。 Next, as shown in FIG. 5, boron is doped into the semiconductor layer 5 by ion implantation. This doping is carried out in a self-aligned manner only in the semiconductor layer immediately below the thin oxide film. Next, as shown in FIG. 6, a slumping process is performed to form a P + semiconductor region 11 using boron doped by ion implantation, and at the same time form a polycrystalline silicon layer 7 doped with arsenic.
An n + collector region 6 in which arsenic is diffused is formed. Next, by an oxide film etching step, an opening is made in a self-aligned manner only on the thin oxide film of the P + type semiconductor layer 5, and an aluminum metal wiring 10 is provided.
This situation is shown in FIG. The planar pattern of the I 2 L gate formed by this process is the same as that shown in FIG. Collector wiring is n + polycrystalline silicon layer 7
formed by
ところで前記コンタクトホール３０を形成する
に当つて、酸化膜９のP+型半導体層上の薄い酸
化膜部分をエツチング除去する際、上記酸化膜の
厚い部分と薄い部分との境界近傍がオーバエツチ
され易く、前記P+半導体層１１を設けない場合
は、ベース層５とコレクタ領域６との間のPN接
合端部が露出され、金属配線１０により、ベース
層５とコレクタ領域６とのシヨートもしくはリー
ク電流の発生が起きやすくなる。しかしながら、
以上の工程におけるように、前記P+半導体層１
１を設けたことにより、コレクタ領域６の横方向
拡散距離を小さく押え、P+半導体層１１（ベー
ス層の表面部を構成する）とコレクタ領域６との
PN接合端が多結晶シリコン層７表面の酸化膜９
の厚い部分内に確実に終端する。従つてI2Lのベ
ースとコレクタのシヨートもしくはリーク電流の
発生を防止でき、この工程によるI2Lを歩留りよ
く製造できる。 By the way, when forming the contact hole 30 and removing the thin oxide film portion on the P + type semiconductor layer of the oxide film 9 by etching, the vicinity of the boundary between the thick and thin portions of the oxide film is likely to be overetched. , when the P + semiconductor layer 11 is not provided, the PN junction end between the base layer 5 and the collector region 6 is exposed, and the metal wiring 10 prevents short or leakage current between the base layer 5 and the collector region 6. occurrence becomes more likely. however,
As in the above steps, the P + semiconductor layer 1
1, the lateral diffusion distance of the collector region 6 is kept small and the distance between the P + semiconductor layer 11 (constituting the surface portion of the base layer) and the collector region 6 is reduced.
The PN junction end is the oxide film 9 on the surface of the polycrystalline silicon layer 7
Ensure that it terminates within the thick part of the Therefore, the occurrence of short or leakage current between the base and collector of I 2 L can be prevented, and I 2 L can be manufactured with high yield through this process.
第８図は、上記実施例により作られたI2Lリン
グオシレータによる電力―遅延曲線である。伝播
遅延速度ｔpdは最小値で1nsec以下であり、従来
のI2Lに比べ、きわめて高速である。 FIG. 8 is a power-delay curve for the I 2 L ring oscillator produced according to the above embodiment. The propagation delay speed t pd has a minimum value of 1 nsec or less, which is extremely high speed compared to conventional I 2 L.
以上本発明により、きわめて高速のI2Lを、コ
レクタとベースのシヨートを防いで歩留りよく製
造できる。 As described above, according to the present invention, extremely high-speed I 2 L can be manufactured with high yield by preventing shortening of the collector and base.
尚、上述した実施例では、砒素ドープ多結晶シ
リコンを用いたが、リンなど他のアクセプタ不純
物をドープした多結晶シリコンを用いてもよい。
また、その酸化条件も、ウエツト酸化のみに限ら
ず、ドライ酸化でおこなつても可能である。 In the above embodiment, arsenic-doped polycrystalline silicon is used, but polycrystalline silicon doped with other acceptor impurities such as phosphorus may also be used.
Further, the oxidation conditions are not limited to wet oxidation, but dry oxidation is also possible.
第１図は、IILゲートの断面図、第２図は同平
面図である。第３図〜第７図は本発明の一実施例
の各製造工程に於けるIILゲート断面図、第８図
は本発明により製造されたIILゲートのゲート当
りのインジエクタ電流と伝播遅延速度の関係を示
す特性図である。
第１図〜第７図において、１…Ｐ型シリコン基
板、２…N+埋込み層、３…Ｎエピタキシヤル
層、４…シリコン酸化膜、５…Ｐ層、６…N+
層、７…N+ポリシリコン、８…誘電体層、９…
シリコン及びN+ポリシリコン酸化膜、１０…メ
タル配線、１１…P+層。
FIG. 1 is a sectional view of the IIL gate, and FIG. 2 is a plan view thereof. Figures 3 to 7 are cross-sectional views of an IIL gate in each manufacturing process according to an embodiment of the present invention, and Figure 8 is the relationship between the injector current per gate and the propagation delay speed of the IIL gate manufactured according to the present invention. FIG. 1 to 7, 1...P-type silicon substrate, 2...N + buried layer, 3...N epitaxial layer, 4...silicon oxide film, 5...P layer, 6...N +
layer, 7...N + polysilicon, 8...dielectric layer, 9...
Silicon and N + polysilicon oxide film, 10...metal wiring, 11...P + layer.
Claims (1)
の一部表面から内部にかけて反対導電型領域を形
成する工程と、この反対導電型領域の一部に一導
電型の不純物を含む多結晶シリコン層からなる第
１配線を形成する工程と、前記多結晶シリコン層
表面及び反対導電型領域表面を酸化させて、この
多結晶シリコン層の表面に厚い第１酸化膜を形成
し、反対導電型領域表面に薄い第２酸化膜を形成
する工程と、前記第２酸化膜を通して前記反対導
電型領域にこれと同導電型不純物をイオン注入し
て反対導電型の高不純物濃度領域を形成する工程
と、前記多結晶シリコン層を拡散源として一導電
型の不純物を前記反対導電型領域に導入して一導
電型領域を形成する工程と、前記高不純物濃度領
域の表面を露出させる程度のエツチングを施して
第２酸化膜を除去し、第１酸化膜を残存させる工
程と、前記高不純物濃度領域に接続されかつ前記
第１配線層上に残存する第１酸化膜を介して延在
された第２配線を形成する工程とを具備してなる
半導体集積回路の製造方法。 ２ 前記一導電型半導体層はIILゲートのNPNト
ランジスタのエミツタ、反対導電型領域は前記
NPNトランジスタのベースを構成し、前記多結
晶シリコン層からの不純物導入により形成された
前記一導電型領域は前記NPNトランジスタのコ
レクタを構成することを特徴とする特許請求の範
囲第１項記載の半導体集積回路の製造方法。[Claims] 1. A step of forming an opposite conductivity type region from a part of the surface to the inside of a region where an element is to be formed in a single conductivity type single crystal semiconductor layer, and adding an impurity of one conductivity type to a part of the opposite conductivity type region. oxidizing the surface of the polycrystalline silicon layer and the surface of the opposite conductivity type region to form a thick first oxide film on the surface of the polycrystalline silicon layer. , forming a thin second oxide film on the surface of the opposite conductivity type region, and ion-implanting impurities of the same conductivity type into the opposite conductivity type region through the second oxide film to form a high impurity concentration region of the opposite conductivity type. a step of forming one conductivity type region by introducing an impurity of one conductivity type into the opposite conductivity type region using the polycrystalline silicon layer as a diffusion source; and a step of exposing the surface of the high impurity concentration region. etching to remove the second oxide film and leave the first oxide film; and extending through the first oxide film connected to the high impurity concentration region and remaining on the first wiring layer. A method of manufacturing a semiconductor integrated circuit, the method comprising: forming a second interconnection line. 2 The semiconductor layer of one conductivity type is the emitter of the NPN transistor of the IIL gate, and the region of the opposite conductivity type is the emitter of the NPN transistor of the IIL gate.
The semiconductor according to claim 1, which constitutes a base of an NPN transistor, and wherein the one conductivity type region formed by introducing impurities from the polycrystalline silicon layer constitutes a collector of the NPN transistor. A method of manufacturing integrated circuits.
Priority Applications (4)
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|---|---|---|---|
| JP15360379A JPS5676563A (en) | 1979-11-29 | 1979-11-29 | Manufacture of semiconductor integrated circuit |
| EP80304302A EP0030147B1 (en) | 1979-11-29 | 1980-11-28 | Method for manufacturing a semiconductor integrated circuit |
| DE8080304302T DE3063191D1 (en) | 1979-11-29 | 1980-11-28 | Method for manufacturing a semiconductor integrated circuit |
| US06/210,759 US4404737A (en) | 1979-11-29 | 1980-11-28 | Method for manufacturing a semiconductor integrated circuit utilizing polycrystalline silicon deposition, oxidation and etching |
Applications Claiming Priority (1)
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| JP15360379A JPS5676563A (en) | 1979-11-29 | 1979-11-29 | Manufacture of semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
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| JPS5676563A JPS5676563A (en) | 1981-06-24 |
| JPS6217385B2 true JPS6217385B2 (en) | 1987-04-17 |
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Family Applications (1)
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Country Status (1)
| Country | Link |
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| JP (1) | JPS5676563A (en) |
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| JPS5091288A (en) * | 1973-12-12 | 1975-07-21 | ||
| JPS52117579A (en) * | 1976-03-30 | 1977-10-03 | Nec Corp | Semiconductor device |
| JPS53132275A (en) * | 1977-04-25 | 1978-11-17 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and its production |
| JPS53142196A (en) * | 1977-05-18 | 1978-12-11 | Hitachi Ltd | Bipolar type semiconductor device |
| JPS5482175A (en) * | 1977-12-14 | 1979-06-30 | Nippon Telegr & Teleph Corp <Ntt> | Field effect transistor and its manufacture |
-
1979
- 1979-11-29 JP JP15360379A patent/JPS5676563A/en active Granted
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| JPS5091288A (en) * | 1973-12-12 | 1975-07-21 | ||
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0434473B2 (en) * | 1986-02-10 | 1992-06-08 | Toyota Motor Co Ltd |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5676563A (en) | 1981-06-24 |
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