JPS62169481A - 不揮発性メモリセル - Google Patents
不揮発性メモリセルInfo
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- JPS62169481A JPS62169481A JP61009840A JP984086A JPS62169481A JP S62169481 A JPS62169481 A JP S62169481A JP 61009840 A JP61009840 A JP 61009840A JP 984086 A JP984086 A JP 984086A JP S62169481 A JPS62169481 A JP S62169481A
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- floating gate
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- memory cell
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- capacitive coupling
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Links
- 238000009792 diffusion process Methods 0.000 claims abstract description 62
- 238000007667 floating Methods 0.000 claims abstract description 54
- 239000012535 impurity Substances 0.000 claims description 18
- 230000008878 coupling Effects 0.000 abstract description 41
- 238000010168 coupling process Methods 0.000 abstract description 41
- 238000005859 coupling reaction Methods 0.000 abstract description 41
- 239000003990 capacitor Substances 0.000 abstract description 8
- 238000000034 method Methods 0.000 abstract description 2
- 239000000758 substrate Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 239000010409 thin film Substances 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 4
- 238000009825 accumulation Methods 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(発明の技術分野〕
この発明は、不揮発性メモリセルに関し、特に一対のフ
ローティングゲート素子を用いた不揮発□ 性メモ
リセルに関する。
ローティングゲート素子を用いた不揮発□ 性メモ
リセルに関する。
最近半導体技術の発展により、半導体装置、特に記憶装
置は飛躍的に高集積化が向よしており、この高集積化の
向上に寄与するために、例えば特開昭55−10119
1号公報等種々のメモリセルの構造が提案されている。
置は飛躍的に高集積化が向よしており、この高集積化の
向上に寄与するために、例えば特開昭55−10119
1号公報等種々のメモリセルの構造が提案されている。
第6図は不揮発性メモリセルの一従来例を示す回路図で
あり、第7図は第6図のメモリセルのパターン平面図で
ある。
あり、第7図は第6図のメモリセルのパターン平面図で
ある。
第6図及び第7図に示す不揮発性メモリセル(以下「メ
モリセル」と呼ぶ。)11は、トンネル薄膜領域13.
15を介してそれぞれ交差するように接続された容量結
合部17.1つにより構成されている。このように構成
されたメモリセルにおいては、それぞれの書き込み専用
ビット線BLω、BLωに与えられた電圧情報が、ゲー
ト端子がワード線Wしに接続され、ワード線Wしの電位
で導通制御される書き込み用選択トランジスタ21.2
3を介して容量結合部17.19に供給されて、それぞ
れの容量結合部17.19に電荷が蓄積されることによ
り電圧情報の書き込み動作が行なわれる。また、それぞ
れの容量結合部17゜19に出き込まれた電圧情報が、
読み出しトランジスタ25.27のゲート端子に与えら
れて、それぞれに電圧情報の電位で読み出しトランジス
タ25.27が導通制御されることにより、ゲート端子
がワード線WLに接続されワードIWLの電位で導通制
御される読み出し用選択トランジスタ29.31を介し
て電圧情報がそれぞれの読み出し専用ビット線BLγ、
BLγに送出されて、読み出し動作が行なわれる。
モリセル」と呼ぶ。)11は、トンネル薄膜領域13.
15を介してそれぞれ交差するように接続された容量結
合部17.1つにより構成されている。このように構成
されたメモリセルにおいては、それぞれの書き込み専用
ビット線BLω、BLωに与えられた電圧情報が、ゲー
ト端子がワード線Wしに接続され、ワード線Wしの電位
で導通制御される書き込み用選択トランジスタ21.2
3を介して容量結合部17.19に供給されて、それぞ
れの容量結合部17.19に電荷が蓄積されることによ
り電圧情報の書き込み動作が行なわれる。また、それぞ
れの容量結合部17゜19に出き込まれた電圧情報が、
読み出しトランジスタ25.27のゲート端子に与えら
れて、それぞれに電圧情報の電位で読み出しトランジス
タ25.27が導通制御されることにより、ゲート端子
がワード線WLに接続されワードIWLの電位で導通制
御される読み出し用選択トランジスタ29.31を介し
て電圧情報がそれぞれの読み出し専用ビット線BLγ、
BLγに送出されて、読み出し動作が行なわれる。
したがって、書き込み動作と読み出し動作はそれぞれ別
々のビット線を用いて行なわれるとともに、それぞれ別
々の選択トランジスタを必要とするために、メモリセル
の占有面積の節減が困難となり、高集積化の障害となっ
ていた。
々のビット線を用いて行なわれるとともに、それぞれ別
々の選択トランジスタを必要とするために、メモリセル
の占有面積の節減が困難となり、高集積化の障害となっ
ていた。
この発明は、上記に鑑みてなされたもので、その目的と
するところは、メモリセルに情報を書き込むための書込
み用ビット線とメモリセルに記憶された情報を読み出す
ための読み出しビット線を共通化して、メモリセルの占
有面積を節減した不揮発性メモリセルを提供することに
ある。
するところは、メモリセルに情報を書き込むための書込
み用ビット線とメモリセルに記憶された情報を読み出す
ための読み出しビット線を共通化して、メモリセルの占
有面積を節減した不揮発性メモリセルを提供することに
ある。
上記目的を達成するために、一対のフローティングゲー
ト及びこのフローティングゲートに対向して形成された
不純物拡散領域に保持される電荷の有無に対応して情報
を不揮発に記憶する不揮発性メモリセルにおいて、この
発明は、前記不純物拡rlifI域中にこの拡散領域の
不純物濃度より低濃度に形成され、前記フローティング
ゲートに保持された電荷1に応じて空乏層の容量が変化
する不純物拡散領域を設(プたことを要旨とする〔発明
の実施例〕 取下、図面を用いてこの発明の詳細な説明する。
ト及びこのフローティングゲートに対向して形成された
不純物拡散領域に保持される電荷の有無に対応して情報
を不揮発に記憶する不揮発性メモリセルにおいて、この
発明は、前記不純物拡rlifI域中にこの拡散領域の
不純物濃度より低濃度に形成され、前記フローティング
ゲートに保持された電荷1に応じて空乏層の容量が変化
する不純物拡散領域を設(プたことを要旨とする〔発明
の実施例〕 取下、図面を用いてこの発明の詳細な説明する。
第1図はこの発明の一実1に例に係る不揮発性メモリセ
ルを集積化した場合のパターン平面図及び1−1断面図
である。同図において、このメモリセルは、一対の容量
結合部33.35、トンネル薄膜領域13.15及びセ
ル選択トランジスタ37.39とによって構成されてお
り、一対のuN結合部33.35に電荷が蓄積されるこ
とにより情報が記憶されるものである。
ルを集積化した場合のパターン平面図及び1−1断面図
である。同図において、このメモリセルは、一対の容量
結合部33.35、トンネル薄膜領域13.15及びセ
ル選択トランジスタ37.39とによって構成されてお
り、一対のuN結合部33.35に電荷が蓄積されるこ
とにより情報が記憶されるものである。
容量結合部33はP型シリコン基板41に形成されたN
+型の拡散領域43及び、この拡散領域43の内側に形
成されて、拡散領1Al143より低濃度のN型の拡散
領域45と、それぞれの拡散領域43.45の上部に誘
電体となるキャパシタ酸化膜47を介して形成されたフ
ローティングゲート49とから構成されている。
+型の拡散領域43及び、この拡散領域43の内側に形
成されて、拡散領1Al143より低濃度のN型の拡散
領域45と、それぞれの拡散領域43.45の上部に誘
電体となるキャパシタ酸化膜47を介して形成されたフ
ローティングゲート49とから構成されている。
すなわち、容量結合部33はN”型の拡散領域43と、
この拡散領1ii1!43に対向するように形成された
フローティングゲート49とから構成される容量部と、
N型の拡散領域45とこの拡散領域45に対向するよう
に形成されたフローティングゲート49とから構成され
、フローティングゲート49の電位によりN型の拡散領
域45中には、N1型の拡散領域43中に形成される空
乏層領域に比べて深い空乏層領域が形成されて、フロー
ティングゲート49の電位で容量値が変化する可変容出
部51とを有している。また、容量結合部35も容量結
合部33と同様な構成となっており、容量結合部33に
隣接するように形成されている。
この拡散領1ii1!43に対向するように形成された
フローティングゲート49とから構成される容量部と、
N型の拡散領域45とこの拡散領域45に対向するよう
に形成されたフローティングゲート49とから構成され
、フローティングゲート49の電位によりN型の拡散領
域45中には、N1型の拡散領域43中に形成される空
乏層領域に比べて深い空乏層領域が形成されて、フロー
ティングゲート49の電位で容量値が変化する可変容出
部51とを有している。また、容量結合部35も容量結
合部33と同様な構成となっており、容量結合部33に
隣接するように形成されている。
トンネル薄膜領域13は容量結合部35のN+型の拡散
領域55と、この拡散f!4域55の上部において薄膜
形成されたトンネル酸化膜57を介して、拡散領T!i
55と対向するように延長形成されたフローティングゲ
ート59とにより構成されている。トンネル薄膜領域1
3は容量結合部33のN1型の拡散領143と、この拡
散領域43の上部において’flJW4形成されたトン
ネル酸化膜を介して、拡散領域43と対向するように延
長形成されたフローティングゲート59とにより構成さ
れている。
領域55と、この拡散f!4域55の上部において薄膜
形成されたトンネル酸化膜57を介して、拡散領T!i
55と対向するように延長形成されたフローティングゲ
ート59とにより構成されている。トンネル薄膜領域1
3は容量結合部33のN1型の拡散領143と、この拡
散領域43の上部において’flJW4形成されたトン
ネル酸化膜を介して、拡散領域43と対向するように延
長形成されたフローティングゲート59とにより構成さ
れている。
また、N+型の拡散領域43とN+型の拡散領域55と
の間にチャンネル形成防止用のP+型のチャンネルカッ
ト拡散領ii!!61が形成されており、それぞれのN
+型の拡散領域43.55には、ワー線WLがゲート領
域となるセル選択用トランジスタ37.39がそれぞれ
形成されている。
の間にチャンネル形成防止用のP+型のチャンネルカッ
ト拡散領ii!!61が形成されており、それぞれのN
+型の拡散領域43.55には、ワー線WLがゲート領
域となるセル選択用トランジスタ37.39がそれぞれ
形成されている。
第2図は第1図の等価回路図である。同図において、容
量結合部33は、この容量結合部33を構成するフロー
ティングゲート45がトンネル薄膜領域13を介して容
量結合部35のN+型拡散領域55.63に接続されて
おり、このN+型の拡散領域55.63は、ワード線W
Lがゲート領域となり、このワード線WLの電位で導通
制御されるセル選択用トランジスタ39を介して、ビッ
ト線BLに接続されている。容量結合部35は、この容
量結合部35を構成するフローティングゲート59がト
ンネル薄膜領域15を介して容量結合部33のN+型の
拡散領域43.45に接続されており、このN+型の拡
散領域43.45はワード線WLがゲート領域となり、
このワード線WLの電位で導通制御されるセル選択用ト
ランジスタ37を介して、ビット線BLに接続されてい
る。
量結合部33は、この容量結合部33を構成するフロー
ティングゲート45がトンネル薄膜領域13を介して容
量結合部35のN+型拡散領域55.63に接続されて
おり、このN+型の拡散領域55.63は、ワード線W
Lがゲート領域となり、このワード線WLの電位で導通
制御されるセル選択用トランジスタ39を介して、ビッ
ト線BLに接続されている。容量結合部35は、この容
量結合部35を構成するフローティングゲート59がト
ンネル薄膜領域15を介して容量結合部33のN+型の
拡散領域43.45に接続されており、このN+型の拡
散領域43.45はワード線WLがゲート領域となり、
このワード線WLの電位で導通制御されるセル選択用ト
ランジスタ37を介して、ビット線BLに接続されてい
る。
第3図は第2図に示したメモリセルを行列状に配列して
、この配列されたメモリセルへの情報の書き込み動作及
び、所定のメモリセルに記憶された情報の読み出し動作
を行なうための回路構成図でおる。同図において、1列
に配列されたそれぞれのメモリセルは、同一の2本のビ
ット線及びトランスファゲートを介して、書き込み回路
及び読み出し回路に接続されている。また、1行に配列
されたそれぞれのメモリセルは、同一のワード線を介し
てデコーダ回路67に接続されている。
、この配列されたメモリセルへの情報の書き込み動作及
び、所定のメモリセルに記憶された情報の読み出し動作
を行なうための回路構成図でおる。同図において、1列
に配列されたそれぞれのメモリセルは、同一の2本のビ
ット線及びトランスファゲートを介して、書き込み回路
及び読み出し回路に接続されている。また、1行に配列
されたそれぞれのメモリセルは、同一のワード線を介し
てデコーダ回路67に接続されている。
次にこのような回路構成における例えばメモリセル65
への情報の書き込む動作を説明する。
への情報の書き込む動作を説明する。
デコーダ回路67によりワード線WLが選択されて、セ
ル選択用トランジスタ37.39が導通状態となり、書
き込み回路69から占き込み情報がビット線8L、8L
に送出される。例えば、ビット線BL1.:GNDレベ
ル(グランド電位)の情報、ビットIBLにVppレベ
ル(電源電位)の情報が与えられると、70−ティング
ゲート49は、GNDレベル近傍の電位となり、フロー
ティングゲート59はvppレベル近傍の電位となる。
ル選択用トランジスタ37.39が導通状態となり、書
き込み回路69から占き込み情報がビット線8L、8L
に送出される。例えば、ビット線BL1.:GNDレベ
ル(グランド電位)の情報、ビットIBLにVppレベ
ル(電源電位)の情報が与えられると、70−ティング
ゲート49は、GNDレベル近傍の電位となり、フロー
ティングゲート59はvppレベル近傍の電位となる。
さらに、トンネル領1a13,15においては逆の高電
界が発生して、トンネル領域13からフローティングゲ
ート49に向けて電子が注入され、フローティングゲー
ト59からはトンネル領域15に向けて電子の放出がお
こる。このようにして、メモリセルの容量結合部35に
GNDレベル、容量結合部33にVppレベルの情報が
書き込まれてメモリセル65に情報が記憶される。
界が発生して、トンネル領域13からフローティングゲ
ート49に向けて電子が注入され、フローティングゲー
ト59からはトンネル領域15に向けて電子の放出がお
こる。このようにして、メモリセルの容量結合部35に
GNDレベル、容量結合部33にVppレベルの情報が
書き込まれてメモリセル65に情報が記憶される。
次に、第4図及び第5図を用いて読み出し動作について
説明する。
説明する。
第4図は読み出し回路71の一興体例を示す回路図であ
り、第5図はそのタイミングチャートである。第4図に
示す読み出し回路71は差動型の増幅回路であり、セン
スアンプ73、出力転送トランジスタ75,77、セン
スアンプ制御トランジスタ7つ、ディスチャージトラン
ジスタ81゜83とにより構成されている。
り、第5図はそのタイミングチャートである。第4図に
示す読み出し回路71は差動型の増幅回路であり、セン
スアンプ73、出力転送トランジスタ75,77、セン
スアンプ制御トランジスタ7つ、ディスチャージトラン
ジスタ81゜83とにより構成されている。
センスアンプ73はバイステーブルF、F、回路によっ
て構成されており、一対のデプレッション型トランジス
タ85.87、一対のエンハンスメント型トランジスタ
89.91を有している。
て構成されており、一対のデプレッション型トランジス
タ85.87、一対のエンハンスメント型トランジスタ
89.91を有している。
エンハンスメント型トランジスタ89.91はそれぞれ
のゲート端子が、ビット線BL、BLに接続されており
、出力転送信号φ3により導通制御される出力転送トラ
ンジスタ75.77を介して、読み出し情報の外部への
読み出しを行なう出力回路(図示せず)に接続されてい
る。また、エンハンスメント型トランジスタ89.91
はお互いに接続されたソース端子がセンスアンプ制御信
号φ2により導通制御されるセンスアンプ制御トランジ
スタ79を介してグランドに接続されている。
のゲート端子が、ビット線BL、BLに接続されており
、出力転送信号φ3により導通制御される出力転送トラ
ンジスタ75.77を介して、読み出し情報の外部への
読み出しを行なう出力回路(図示せず)に接続されてい
る。また、エンハンスメント型トランジスタ89.91
はお互いに接続されたソース端子がセンスアンプ制御信
号φ2により導通制御されるセンスアンプ制御トランジ
スタ79を介してグランドに接続されている。
それぞれのビット線8m、8Lはディスチャ−ジパルス
信号φ1により導通制御されるディスチャージトランジ
スタ81.83を介してグランドに接続されている。
信号φ1により導通制御されるディスチャージトランジ
スタ81.83を介してグランドに接続されている。
このように構成された読み出し回路71を用いて、第2
図に示したメモリセルに記憶された情報の読み出し動作
を第5図のタイミングチャートを用いて説明する。
図に示したメモリセルに記憶された情報の読み出し動作
を第5図のタイミングチャートを用いて説明する。
ます、ワード線WLをハイレベル状態として、セル選択
用トランジスタ37.39を導通状態にさせるとともに
、ディスチャージパルス信号φ1をハイレベル状態とし
て、ディスチャージトランジスタ81.83を導通状態
にさせて、容母結合部33の拡散領域43.45及び容
量結合部35の拡散領域55.63を平衡状態とするた
めに、それぞれの領域に蓄積されていた電荷をビット線
BL、8L及びディスチャージトランジスタ81゜83
を介してグランドに放電させる。そして、それぞれの拡
散領域に蓄積された電荷が放電して、ディスチャージパ
ルス信号φ丁をロウレベル状態として、ディスチャージ
トランジスタ81.83を非導通状態にさせた後、セン
スアンプ制御信号φ2をハイレベル状態として、センス
アンプ73を駆動させる。
用トランジスタ37.39を導通状態にさせるとともに
、ディスチャージパルス信号φ1をハイレベル状態とし
て、ディスチャージトランジスタ81.83を導通状態
にさせて、容母結合部33の拡散領域43.45及び容
量結合部35の拡散領域55.63を平衡状態とするた
めに、それぞれの領域に蓄積されていた電荷をビット線
BL、8L及びディスチャージトランジスタ81゜83
を介してグランドに放電させる。そして、それぞれの拡
散領域に蓄積された電荷が放電して、ディスチャージパ
ルス信号φ丁をロウレベル状態として、ディスチャージ
トランジスタ81.83を非導通状態にさせた後、セン
スアンプ制御信号φ2をハイレベル状態として、センス
アンプ73を駆動させる。
センスアンプ73が駆動されると、センスアンプ73か
らビット線B[、Bしを介して、容量結合部33.35
のそれぞれの拡散領域に電流が流れ込み、それぞれの容
量結合部33.35に電荷が蓄積される。この電荷の蓄
積過程において、フローティングゲートに電子が蓄積さ
れている容量結合部の可変容量部の容量は、フローティ
ングゲートに電子が蓄積されていない容量結合部の容量
に比べてみかけ上小さくなるために、電子が蓄積されて
いる側の容量結合部は、電子が蓄積されていない側の容
量結合部より早く充電動作が行なわれる。したがって、
この容量結合部に接続されたビット線がハイレベル状態
となるので、このビット線にゲート端子が接続されてい
るセンスアンプ73のエンハンスメント型トランジスタ
が導通状態となる。このため、他方のビット線がロウレ
ベル状態となりセンスアンプ73の差動動作が終了する
。
らビット線B[、Bしを介して、容量結合部33.35
のそれぞれの拡散領域に電流が流れ込み、それぞれの容
量結合部33.35に電荷が蓄積される。この電荷の蓄
積過程において、フローティングゲートに電子が蓄積さ
れている容量結合部の可変容量部の容量は、フローティ
ングゲートに電子が蓄積されていない容量結合部の容量
に比べてみかけ上小さくなるために、電子が蓄積されて
いる側の容量結合部は、電子が蓄積されていない側の容
量結合部より早く充電動作が行なわれる。したがって、
この容量結合部に接続されたビット線がハイレベル状態
となるので、このビット線にゲート端子が接続されてい
るセンスアンプ73のエンハンスメント型トランジスタ
が導通状態となる。このため、他方のビット線がロウレ
ベル状態となりセンスアンプ73の差動動作が終了する
。
センスアンプ73の差動動作が終了した後、出力転送信
号φ3をハイレベル状態にすることで出力転送トランジ
スタ75.77を導通状態として、ビット線BL、BL
の情報がそれぞれの出力転送トランジスタ75.77を
介して、この出り転送トランジスタ75.77に接続さ
れている出力回路(図示せず)に出力されて、外部に情
報が読み出される。
号φ3をハイレベル状態にすることで出力転送トランジ
スタ75.77を導通状態として、ビット線BL、BL
の情報がそれぞれの出力転送トランジスタ75.77を
介して、この出り転送トランジスタ75.77に接続さ
れている出力回路(図示せず)に出力されて、外部に情
報が読み出される。
したがって、メモリセルへの情報の書き込み動作及びメ
モリセルからの情報の読み出し動作を一対のビット線で
行なうことが可能となる。
モリセルからの情報の読み出し動作を一対のビット線で
行なうことが可能となる。
以上説明したように、この発明によれば、フローティン
グゲートに対向して形成された不純物拡散領域中に、こ
の拡散領域の不純物濃度より低濃度の不純物拡散領域を
形成して、この拡散領域に形成される空乏層領域の容量
をこの拡散領域に対向して形成されたフローティングゲ
ートに保持された電荷量に応じて制御するようにしたの
で、一対のビット線によりメモリセルへの情報の書き込
み動作及びメモリセルに書き込まれた情報の読み出し動
作を行なうことが可能となり、回路構成が簡略化できて
メ[リセルの占有面積を低減することができる。
グゲートに対向して形成された不純物拡散領域中に、こ
の拡散領域の不純物濃度より低濃度の不純物拡散領域を
形成して、この拡散領域に形成される空乏層領域の容量
をこの拡散領域に対向して形成されたフローティングゲ
ートに保持された電荷量に応じて制御するようにしたの
で、一対のビット線によりメモリセルへの情報の書き込
み動作及びメモリセルに書き込まれた情報の読み出し動
作を行なうことが可能となり、回路構成が簡略化できて
メ[リセルの占有面積を低減することができる。
第1図はこの発明の実施例に係る不揮発性半導体メモリ
のパターン平面図及びその断面図、第2図は第1図の等
価回路図、第3図は第2図に示したメモリセルへの情報
の書き込み及びメモリセルからの情報の読み出し動作を
行なうための回路構成図、第4図は第3図に示した読み
出し回路の一具体例を示す回路構成図、第5図は第4図
の動作を示す電圧波形図、第6図は不揮発性半導体メモ
リセルの一従来例を示ず回路構成図、第7図は第6図の
パターン平面図である。 C図の主要な部分を表わす符号の説明〕33.35・・
・容量結合部 43.55・・・N+型拡散領域 45.63・・・N型拡散領域 49.59・・・フローティングゲート51.53・・
・可変容量部 特許出願人 日産自動車株式会社 1シ゛二一−一一 t 第3図 ゝ71 第4図 第5図 第6図 GND GND第7図 手続ネrli正書(自発) 昭和61年3月2P日 特許庁長官 宇 買 道 部 殿 1、事件の表示 昭和61年 特許願第9840号
2、発明の名称 不揮発性メモリセル3、補正をす
る者 ° 事件との関係 特許出願人 住所(居所) 神奈川県横浜市神奈用区宝町2番地氏名
(名称) (399)日産自動車株式会社代表者
久 米 豊 4、代理人 住 所 〒105東京都港区虎ノ門1丁目2番3
丹虎ノ門第−ビル5階 (発送日 昭和 年 月 日)6、補正の対象 (1)明細書の「特許請求の範囲」の欄(2) 明細
書の「発明の詳細な説明」の(薗7、補正の内容 (1) 明細書の「特許請求の範囲」を別紙のように
補正する。 (2) 明細書、第2頁第11行目に、[・・・・・
・接続された容量結合部17.19・・・・・・Jとあ
るのを、 「・・・・・・接続されたフローディングゲートと容楢
結合部17.19・・・・・・」 と補正する。 (3)明細書、第2頁第18行目乃至同頁束19行目に
、 [それぞれの容量結合部17.19に電荷が蓄積される
ことにより・・・・・・」 とあるのを、 「それぞれのフローティングゲートにおいで電荷の注入
又は放出が行なわれることにより・・・・・・J と補正する。 (4)明細用、第2頁第20行目乃至第3頁第1行目に
、 「・・・・・・容量結合部17.19・・・・・・」と
あるのを、 「・・・・・・フローティングゲ−1−・・・・・・」
と補正する。 (5) 明細書、第4頁第3行目乃至同頁第5行目に
、 [・・・・・・、一対のフローティングゲート及びこの
フローディングゲートに対向して形成された不純物拡散
領域に保持される・・・・・・」とあるのを、 [・・・・・・、一対のフローティングゲートに保持さ
れる・・・・・・ と補正する。 (6) 明細書、第4頁第20行目乃至第5頁第1行
目に、 「・・・・・・、一対の容母結合部33.35に・・・
・・・」とあるのを、 「・・・・・・、一対のフローティングゲート49゜5
9に・・・・・・」 と補正する。 (7) 明細書、第6頁第7行目に、「・・・・・・
フローティングゲート59・・・・・・」とあるのを、 「・・・・・・フローティングゲート49・・・・・・
」と補正する。 (8) 明細用、第6頁第8行目に、[トンネル薄膜
領域13・・・・・・]とあるのを、 「トンネル薄膜領域15・・・・・・」と補正する。 (9)明細書、第6頁第19行目に、 [・・・・・・がそれぞれ形成・・・−・・」とあるの
を、 「・・・・・・がそれぞれ接続・・・・・・」と補正す
る。 (1o) 明細書、第7頁第2行目に、「・・・・・
・フローティングゲート45・・・・・・」とあるのを
、 「・・・・・・フローティングゲート49・・・・・・
」と補正する。 (11) 明細書、第7頁第3行目乃至同頁第4行目
に、 「・・・・・・N+型拡散領域55.63・・・・・・
Jとあるのを、 [・・・・・・N+型拡散領域55及びN型拡散領域6
3・・・・・・」 と補正する。 ■ 明細書、第7頁第4行目乃至同頁第5行目に、 「・・・・・・N1型の拡散領域55,63は、・・・
・・・」とあるのを、 [・・・・・・N+型拡散領域55及びN型拡散領域6
3は、・・・・・・」 と補正する。 ■ 明細書、第7頁第11行目に、 「・・・・・・N+型の拡散領域43.45・・・・・
・」とあるのを、 「・・・・・・N+型拡散領1!43及びN型拡散領域
45・・・・・・」 と補正する。 (陣 明細書、第7頁第12行目に、 [・・・・・・N+型の拡散領域43.45・・・・・
・」とあるのを、 [・・・・・・N+型拡散領域43及びN型拡散領域4
5・・・・・・」 と補正する。 (1つ 明細書、第8頁第14行目に、「フローティ
ングゲート49は、」 とあるのを、 「フローティングゲ−1・59は、」 と補正する。 oe DJJmi、第8頁第15行目乃至同頁用16
行目に、 「フローティングゲート59は・・・・・・」とあるの
を、 [フローティングゲート49は・・・・・・」と補正す
る。 ■ 明細書、第9頁第2行目乃至同頁第3行目に、 「・・・・・・容量結合部35にGNPレベル、容量結
合部33にVppレベルの・・・・・・」とあるのを、 「・・・・・・フローティングゲート49に低電位レベ
ル、フローティングゲート59に高電位レベルの・・・
・・・」 と補正する。 8、添付書類の目録 特許請求の範囲 1通 以上 特許請求の範囲 一対のフローティングゲート及びこのフローティングゲ
ートに対向して形成された不純物拡散領域より成り、U
フローテインノ −ト に保持される電荷の有無に対応
して情報を不揮発に記憶する不揮発性メモリセルにおい
て、前記不純物拡散領域内にこの拡散領域の不純物濃度
より低濃度に形成され、前記フローティングゲートに保
持されたfFi荷帛に応じて空乏層の容jが変化する不
純物拡散領域を設けたことを特徴とする不揮発性メモリ
セル。
のパターン平面図及びその断面図、第2図は第1図の等
価回路図、第3図は第2図に示したメモリセルへの情報
の書き込み及びメモリセルからの情報の読み出し動作を
行なうための回路構成図、第4図は第3図に示した読み
出し回路の一具体例を示す回路構成図、第5図は第4図
の動作を示す電圧波形図、第6図は不揮発性半導体メモ
リセルの一従来例を示ず回路構成図、第7図は第6図の
パターン平面図である。 C図の主要な部分を表わす符号の説明〕33.35・・
・容量結合部 43.55・・・N+型拡散領域 45.63・・・N型拡散領域 49.59・・・フローティングゲート51.53・・
・可変容量部 特許出願人 日産自動車株式会社 1シ゛二一−一一 t 第3図 ゝ71 第4図 第5図 第6図 GND GND第7図 手続ネrli正書(自発) 昭和61年3月2P日 特許庁長官 宇 買 道 部 殿 1、事件の表示 昭和61年 特許願第9840号
2、発明の名称 不揮発性メモリセル3、補正をす
る者 ° 事件との関係 特許出願人 住所(居所) 神奈川県横浜市神奈用区宝町2番地氏名
(名称) (399)日産自動車株式会社代表者
久 米 豊 4、代理人 住 所 〒105東京都港区虎ノ門1丁目2番3
丹虎ノ門第−ビル5階 (発送日 昭和 年 月 日)6、補正の対象 (1)明細書の「特許請求の範囲」の欄(2) 明細
書の「発明の詳細な説明」の(薗7、補正の内容 (1) 明細書の「特許請求の範囲」を別紙のように
補正する。 (2) 明細書、第2頁第11行目に、[・・・・・
・接続された容量結合部17.19・・・・・・Jとあ
るのを、 「・・・・・・接続されたフローディングゲートと容楢
結合部17.19・・・・・・」 と補正する。 (3)明細書、第2頁第18行目乃至同頁束19行目に
、 [それぞれの容量結合部17.19に電荷が蓄積される
ことにより・・・・・・」 とあるのを、 「それぞれのフローティングゲートにおいで電荷の注入
又は放出が行なわれることにより・・・・・・J と補正する。 (4)明細用、第2頁第20行目乃至第3頁第1行目に
、 「・・・・・・容量結合部17.19・・・・・・」と
あるのを、 「・・・・・・フローティングゲ−1−・・・・・・」
と補正する。 (5) 明細書、第4頁第3行目乃至同頁第5行目に
、 [・・・・・・、一対のフローティングゲート及びこの
フローディングゲートに対向して形成された不純物拡散
領域に保持される・・・・・・」とあるのを、 [・・・・・・、一対のフローティングゲートに保持さ
れる・・・・・・ と補正する。 (6) 明細書、第4頁第20行目乃至第5頁第1行
目に、 「・・・・・・、一対の容母結合部33.35に・・・
・・・」とあるのを、 「・・・・・・、一対のフローティングゲート49゜5
9に・・・・・・」 と補正する。 (7) 明細書、第6頁第7行目に、「・・・・・・
フローティングゲート59・・・・・・」とあるのを、 「・・・・・・フローティングゲート49・・・・・・
」と補正する。 (8) 明細用、第6頁第8行目に、[トンネル薄膜
領域13・・・・・・]とあるのを、 「トンネル薄膜領域15・・・・・・」と補正する。 (9)明細書、第6頁第19行目に、 [・・・・・・がそれぞれ形成・・・−・・」とあるの
を、 「・・・・・・がそれぞれ接続・・・・・・」と補正す
る。 (1o) 明細書、第7頁第2行目に、「・・・・・
・フローティングゲート45・・・・・・」とあるのを
、 「・・・・・・フローティングゲート49・・・・・・
」と補正する。 (11) 明細書、第7頁第3行目乃至同頁第4行目
に、 「・・・・・・N+型拡散領域55.63・・・・・・
Jとあるのを、 [・・・・・・N+型拡散領域55及びN型拡散領域6
3・・・・・・」 と補正する。 ■ 明細書、第7頁第4行目乃至同頁第5行目に、 「・・・・・・N1型の拡散領域55,63は、・・・
・・・」とあるのを、 [・・・・・・N+型拡散領域55及びN型拡散領域6
3は、・・・・・・」 と補正する。 ■ 明細書、第7頁第11行目に、 「・・・・・・N+型の拡散領域43.45・・・・・
・」とあるのを、 「・・・・・・N+型拡散領1!43及びN型拡散領域
45・・・・・・」 と補正する。 (陣 明細書、第7頁第12行目に、 [・・・・・・N+型の拡散領域43.45・・・・・
・」とあるのを、 [・・・・・・N+型拡散領域43及びN型拡散領域4
5・・・・・・」 と補正する。 (1つ 明細書、第8頁第14行目に、「フローティ
ングゲート49は、」 とあるのを、 「フローティングゲ−1・59は、」 と補正する。 oe DJJmi、第8頁第15行目乃至同頁用16
行目に、 「フローティングゲート59は・・・・・・」とあるの
を、 [フローティングゲート49は・・・・・・」と補正す
る。 ■ 明細書、第9頁第2行目乃至同頁第3行目に、 「・・・・・・容量結合部35にGNPレベル、容量結
合部33にVppレベルの・・・・・・」とあるのを、 「・・・・・・フローティングゲート49に低電位レベ
ル、フローティングゲート59に高電位レベルの・・・
・・・」 と補正する。 8、添付書類の目録 特許請求の範囲 1通 以上 特許請求の範囲 一対のフローティングゲート及びこのフローティングゲ
ートに対向して形成された不純物拡散領域より成り、U
フローテインノ −ト に保持される電荷の有無に対応
して情報を不揮発に記憶する不揮発性メモリセルにおい
て、前記不純物拡散領域内にこの拡散領域の不純物濃度
より低濃度に形成され、前記フローティングゲートに保
持されたfFi荷帛に応じて空乏層の容jが変化する不
純物拡散領域を設けたことを特徴とする不揮発性メモリ
セル。
Claims (1)
- 一対のフローティングゲート及びこのフローティングゲ
ートに対向して形成された不純物拡散領域に保持される
電荷の有無に対応して情報を不揮発に記憶する不揮発性
メモリセルにおいて、前記不純物拡散領域中にこの拡散
領域の不純物濃度より低濃度に形成され、前記フローテ
ィングゲートに保持された電荷量に応じて空乏層の容量
が変化する不純物拡散領域を設けたことを特徴とする不
揮発性メモリセル。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61009840A JPS62169481A (ja) | 1986-01-22 | 1986-01-22 | 不揮発性メモリセル |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61009840A JPS62169481A (ja) | 1986-01-22 | 1986-01-22 | 不揮発性メモリセル |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62169481A true JPS62169481A (ja) | 1987-07-25 |
Family
ID=11731321
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61009840A Pending JPS62169481A (ja) | 1986-01-22 | 1986-01-22 | 不揮発性メモリセル |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62169481A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007194017A (ja) * | 2006-01-18 | 2007-08-02 | Jst Mfg Co Ltd | Fpc/ffc用コネクタ |
JP2007235152A (ja) * | 2007-04-09 | 2007-09-13 | Ricoh Co Ltd | 半導体装置 |
-
1986
- 1986-01-22 JP JP61009840A patent/JPS62169481A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007194017A (ja) * | 2006-01-18 | 2007-08-02 | Jst Mfg Co Ltd | Fpc/ffc用コネクタ |
JP2007235152A (ja) * | 2007-04-09 | 2007-09-13 | Ricoh Co Ltd | 半導体装置 |
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