JPS62162297A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS62162297A JPS62162297A JP61003751A JP375186A JPS62162297A JP S62162297 A JPS62162297 A JP S62162297A JP 61003751 A JP61003751 A JP 61003751A JP 375186 A JP375186 A JP 375186A JP S62162297 A JPS62162297 A JP S62162297A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- signals
- sense amplifier
- driven
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置に係シ、特にCMO8
よりなるセンスアンプ回路において、センス時に生じる
ノイズを低減することができる半導体集積回路装置に関
するものである。
よりなるセンスアンプ回路において、センス時に生じる
ノイズを低減することができる半導体集積回路装置に関
するものである。
従来の半導体集積回路装置の一例を第3図に示し説明す
ると、この第3図は従来用いられてきたCMO8よりな
るセンスアンプの代表的な回路構成を示すものである。
ると、この第3図は従来用いられてきたCMO8よりな
るセンスアンプの代表的な回路構成を示すものである。
図において、1はセンスアンプを駆動するだめの駆動信
号φ、Pをそのゲートに受けてオン・オフし、そのソー
スが電源veeに接続されたPチャンネルのトランジス
タ、2.3はそれぞれPチャンネルおよびNチャンネル
のトランジスタで、これらは直列に接続されており、こ
のトランジスタ2のソースはトランジスタ1のドレイン
に接続されている。4と5はそれぞれPチャンネルおよ
びNチャンネルのトランジスタで、これらは直列に接続
され、このトランジスタ4のソースがトランジスタ1の
ドレインに接続されている。そして、トランジスタ3お
よびトランジスタ5のソースは、センスアンプを駆動す
るだめの駆動信号φSNをそのゲートに受けてオン・オ
フし、かつソースが接地されたNチャンネルのトランジ
スタ6のドレインに接続されている。
号φ、Pをそのゲートに受けてオン・オフし、そのソー
スが電源veeに接続されたPチャンネルのトランジス
タ、2.3はそれぞれPチャンネルおよびNチャンネル
のトランジスタで、これらは直列に接続されており、こ
のトランジスタ2のソースはトランジスタ1のドレイン
に接続されている。4と5はそれぞれPチャンネルおよ
びNチャンネルのトランジスタで、これらは直列に接続
され、このトランジスタ4のソースがトランジスタ1の
ドレインに接続されている。そして、トランジスタ3お
よびトランジスタ5のソースは、センスアンプを駆動す
るだめの駆動信号φSNをそのゲートに受けてオン・オ
フし、かつソースが接地されたNチャンネルのトランジ
スタ6のドレインに接続されている。
7はビット線(以下、BLとする)で、その一方の端は
トランジスタ2のドレイン、すなわち、トランジスタ3
のドレインおよびトランジスタ4とトランジスタ5の各
ゲートに接続されている。
トランジスタ2のドレイン、すなわち、トランジスタ3
のドレインおよびトランジスタ4とトランジスタ5の各
ゲートに接続されている。
8はBL7と対になるべきビット線(以下、BLとする
)で、その一方がトランジスタ4のドレイン、すなわち
、トランジスタ5のドレインおよびトランジスタ2とト
ランジスタ3の各ゲートに接続されている。9はワード
線(以下、乳とする)で、このWL9には図示されてい
ないが、ワード線とビット線の交差点にメモリセルが配
置されている。
)で、その一方がトランジスタ4のドレイン、すなわち
、トランジスタ5のドレインおよびトランジスタ2とト
ランジスタ3の各ゲートに接続されている。9はワード
線(以下、乳とする)で、このWL9には図示されてい
ないが、ワード線とビット線の交差点にメモリセルが配
置されている。
10はBL7 、 BL8と乳9の間の浮遊容量でるる
。
。
そして一点鎖線で囲んだ部分11は、トランジスタ2〜
5よシなるセンスアンプ部分を表わす。
5よシなるセンスアンプ部分を表わす。
第4図は第3図に示される回路における各部の信号波形
を示すタイムチャートで(a)は駆動信号φ8Pの波形
を示したものでメジ、(b)は駆動信号φSN、(c)
はビット線BL(瓦) 、(d)は非選択のワード線W
Lに乗るノイズの波形を示したものである。
を示すタイムチャートで(a)は駆動信号φ8Pの波形
を示したものでメジ、(b)は駆動信号φSN、(c)
はビット線BL(瓦) 、(d)は非選択のワード線W
Lに乗るノイズの波形を示したものである。
この第4図および第3図を参照して54vccプリチヤ
ージの場合について、従来のセンスアンプの駆動方法に
ついて説明する。
ージの場合について、従来のセンスアンプの駆動方法に
ついて説明する。
まず、BL7と籠8を図示しないプリチャージ回路によ
って5Avceにプリチャージし、その後、ワード線と
それに対となるダミーワード線を立ち上げる(この信号
は図示せず)ことによシ、メモリセルの記憶情報がビッ
ト線に伝達され、BL7と籠8に微少な電位差が生じる
。このときBL7が″HITレベル、 BL8が“L”
レベルであったトスル。
って5Avceにプリチャージし、その後、ワード線と
それに対となるダミーワード線を立ち上げる(この信号
は図示せず)ことによシ、メモリセルの記憶情報がビッ
ト線に伝達され、BL7と籠8に微少な電位差が生じる
。このときBL7が″HITレベル、 BL8が“L”
レベルであったトスル。
つぎに、その後、駆動信号φspを第4図(、)に示す
ように、5vから立ち下げるとPチャンネルのトランジ
スタ1が導通し、BLがvccレベルまで立ち上がる。
ように、5vから立ち下げるとPチャンネルのトランジ
スタ1が導通し、BLがvccレベルまで立ち上がる。
つづいて、駆動信号φspから少し遅らせて第2の駆動
信号ψSNを第4図(b)に示すように、Ovから立ち
上げると、Nチャンネルのトランジスタ6が導通し、B
L8がグランドレベルに立ち下が9、センスが終了する
。
信号ψSNを第4図(b)に示すように、Ovから立ち
上げると、Nチャンネルのトランジスタ6が導通し、B
L8がグランドレベルに立ち下が9、センスが終了する
。
ここで、駆動信号φSPに対して駆動信号φSNを遅ら
せるのは、センスアンプに流れる貫通電流を防ぐために
なされるが、このBL7の立ち上がり時およびE8の立
ち下がり時にそれぞれワード線や基板にノイズを発生さ
せる。非選択のワード練乳に乗るノイズの態様をろわせ
て第4図(d)に示す。
せるのは、センスアンプに流れる貫通電流を防ぐために
なされるが、このBL7の立ち上がり時およびE8の立
ち下がり時にそれぞれワード線や基板にノイズを発生さ
せる。非選択のワード練乳に乗るノイズの態様をろわせ
て第4図(d)に示す。
上記のような従来の半導体集積回路装置では、ビット線
の立ち上が9、立ち下が9時にそれぞれノイズを発生さ
せるという欠点かめる。特に、ビット線とワード線の間
に存在する浮遊容量による容量結合を介してワード線に
乗るノイズが、非選択であるべきワード線の電位を上げ
下げし、他のメモリセルの記憶情報を読み出し、誤動作
に至らしめるという問題点がめった。
の立ち上が9、立ち下が9時にそれぞれノイズを発生さ
せるという欠点かめる。特に、ビット線とワード線の間
に存在する浮遊容量による容量結合を介してワード線に
乗るノイズが、非選択であるべきワード線の電位を上げ
下げし、他のメモリセルの記憶情報を読み出し、誤動作
に至らしめるという問題点がめった。
この発明はこのような欠点を除去すると共に、かかる問
題点を解決するためになされたもので、ノイズが低減で
き、信頌性の商い安定動作をさせることができる半導体
集積回路装置を得ることを目的とする。
題点を解決するためになされたもので、ノイズが低減で
き、信頌性の商い安定動作をさせることができる半導体
集積回路装置を得ることを目的とする。
この発明による半導体集積回路装置は、第1の信号と、
この第1の信号に対して遅延した第2の信号と、上記第
1の信号の反転信号である第3の信号と、上記第2の信
号の反転信号である第4の信号があって、上記第1の信
号と第2の信号を第1の信号の組とし、上記第3の信号
と第4の信号を第2の信号の組として、半導体記憶装置
のセンスアンプのうち半数を上記第1の信号の組で駆動
し、残りを上記第2の信号の組で駆動するようにしたも
のでるる。
この第1の信号に対して遅延した第2の信号と、上記第
1の信号の反転信号である第3の信号と、上記第2の信
号の反転信号である第4の信号があって、上記第1の信
号と第2の信号を第1の信号の組とし、上記第3の信号
と第4の信号を第2の信号の組として、半導体記憶装置
のセンスアンプのうち半数を上記第1の信号の組で駆動
し、残りを上記第2の信号の組で駆動するようにしたも
のでるる。
この発明においては、互いに反転の関係にある2組の駆
動信号を対にして使用することにより、ワード線や基板
に同時に逆の電位変化を与えることVcな夛、結果とし
てノイズが相殺され、信頼性の高い安定な動作をさせる
ことができる。
動信号を対にして使用することにより、ワード線や基板
に同時に逆の電位変化を与えることVcな夛、結果とし
てノイズが相殺され、信頼性の高い安定な動作をさせる
ことができる。
以下、図面に基づきこの発明の実施例を詳細に説明する
。
。
第1図はこの発明による半導体集積回路装置の一実施例
を示す回路図である。
を示す回路図である。
この第1図において第3図と同一符号のものは相当部分
を示し、11&は模式的に表わされたセンスアンプ部で
、その駆動信号としてφ8.とφ8Nが使用され、その
駆動信号φS、はPチャンネルのトランジスタ1aのゲ
ートに入力され、駆動信号φSNはNチャンネルのトラ
ンジスタ6aのゲートに入力される。そして、11bも
模式的に表わされたセンスアンプ部で、駆動信号として
は、上記駆動信号φspとφSNの反転信号である駆動
信号も5とφSNが使用され、その駆動信号φspはN
チャンネルのトランジスタ6bのゲートに入力され、駆
動信号φSNはPチャンネルのトランジスタ1bのゲー
トに入力される。
を示し、11&は模式的に表わされたセンスアンプ部で
、その駆動信号としてφ8.とφ8Nが使用され、その
駆動信号φS、はPチャンネルのトランジスタ1aのゲ
ートに入力され、駆動信号φSNはNチャンネルのトラ
ンジスタ6aのゲートに入力される。そして、11bも
模式的に表わされたセンスアンプ部で、駆動信号として
は、上記駆動信号φspとφSNの反転信号である駆動
信号も5とφSNが使用され、その駆動信号φspはN
チャンネルのトランジスタ6bのゲートに入力され、駆
動信号φSNはPチャンネルのトランジスタ1bのゲー
トに入力される。
つぎにこの第1図に示す実施例の動作を第2図を参照し
て説明する。
て説明する。
第2図は第1図の動作説明に供する各部の波形を示すタ
イムチャートで、(、)は第1の信号の組を示したもの
であり、(b)は第2の信号の組、(c)は非選択WL
を示したものでおる。
イムチャートで、(、)は第1の信号の組を示したもの
であり、(b)は第2の信号の組、(c)は非選択WL
を示したものでおる。
そして、駆動信号石7および6はそれぞれ前述したよう
に、駆動信号φS、およびφ8Nの反転信号であシ、そ
の関係が第2図に示されている。
に、駆動信号φS、およびφ8Nの反転信号であシ、そ
の関係が第2図に示されている。
まず、この第1図において第3図と同一部分の動作につ
いては、第2図(、)に示す第1の信号の組の各波形と
第4図(a) 、 (b) 、 (e)に示す各信号の
波形に示すように、変わらないので、ここでの説明を省
略する。
いては、第2図(、)に示す第1の信号の組の各波形と
第4図(a) 、 (b) 、 (e)に示す各信号の
波形に示すように、変わらないので、ここでの説明を省
略する。
ツキに、第1図に示す構成によるノイズの低減化の#J
作について説明する。
作について説明する。
センスアンプをセンスアンプ群11a、11bの2つに
分けた一方のセンスアンプ群11&に対して駆動信号φ
spとψSNを用いてセンスするのは前述の第3図に示
す従来例と同じである。
分けた一方のセンスアンプ群11&に対して駆動信号φ
spとψSNを用いてセンスするのは前述の第3図に示
す従来例と同じである。
しかし、この発明においては、これと同時に他方のセン
スアンプ群11bを駆動信号艶1tb信号φ絹で駆動す
ることにより、このセンスアンプに接続されるBL7.
8はWL9に駆動信号ψ8.と駆動信号φ8Nが与える
ノイズと完全に逆位相のノイズを与える。そして、この
結果としてWL9にのるノイズはお互いに相殺されるこ
とになる。
スアンプ群11bを駆動信号艶1tb信号φ絹で駆動す
ることにより、このセンスアンプに接続されるBL7.
8はWL9に駆動信号ψ8.と駆動信号φ8Nが与える
ノイズと完全に逆位相のノイズを与える。そして、この
結果としてWL9にのるノイズはお互いに相殺されるこ
とになる。
以上はワード線のノイズについての効果を説明したが、
基板や周辺回路へのノイズも全く逆位相になり、低減さ
れるのはもちろんである。
基板や周辺回路へのノイズも全く逆位相になり、低減さ
れるのはもちろんである。
このようなお互いに反転の関係にある2組の駆動信号に
よるノイズの低減は、上記実施例に係わらず広く用いる
ことができる。例えば、メモリアレイを2つのブロック
に分け、一方のブロックには駆動信号φsP、φSNを
用い、他方には駆動信号&、$SNを用いる方法や、多
くのブロックに分けて用いる方法等、場合に応じて種々
変形して実施することができる。
よるノイズの低減は、上記実施例に係わらず広く用いる
ことができる。例えば、メモリアレイを2つのブロック
に分け、一方のブロックには駆動信号φsP、φSNを
用い、他方には駆動信号&、$SNを用いる方法や、多
くのブロックに分けて用いる方法等、場合に応じて種々
変形して実施することができる。
以上説明したように、この発明によれば、お互いに反転
の関係にるる2組の信号を用いて、センスアンプを駆動
するように構成したので、低ノイズの安定した動作をす
る半導体集積回路装置を実現することができるので、実
用上の効果は極めて大である。
の関係にるる2組の信号を用いて、センスアンプを駆動
するように構成したので、低ノイズの安定した動作をす
る半導体集積回路装置を実現することができるので、実
用上の効果は極めて大である。
第1図はこの発明による半導体集積回路装置の一実施例
を示す構成図、第2図は第1図の動作説明に供するタイ
ムチャート、第3図は従来の半導体集積回路装置の一例
を示す構成図、第4図は第3図の動作説明に供するタイ
ムチャートである。 11L、1b ・・・・Pチャンネルトランジスタ、
5a、5b ・・・・Nチャンネルトランジスタ、7
゜−8・・・・ビット線、9・・ ・・ワード線、10
・・・・浮遊容量、111L、11b・・・・センスア
ンプ群。
を示す構成図、第2図は第1図の動作説明に供するタイ
ムチャート、第3図は従来の半導体集積回路装置の一例
を示す構成図、第4図は第3図の動作説明に供するタイ
ムチャートである。 11L、1b ・・・・Pチャンネルトランジスタ、
5a、5b ・・・・Nチャンネルトランジスタ、7
゜−8・・・・ビット線、9・・ ・・ワード線、10
・・・・浮遊容量、111L、11b・・・・センスア
ンプ群。
Claims (4)
- (1)第1の信号とこの第1の信号に対して遅延した第
2の信号と前記第1の信号の反転信号である第3の信号
と前記第2の信号の反転信号である第4の信号があって
、前記第1の信号と第2の信号を第1の信号の組とし、
前記第3の信号と第4の信号を第2の信号の組として、
半導体記憶装置のセンスアンプのうち半数を前記第1の
信号の組で駆動し、残りを前記第2の信号の組で駆動す
るようにしたことを特徴とする半導体集積回路装置。 - (2)半導体記憶装置は、偶数個のブロックに分割され
たメモリアレイで構成され、前記ブロックの半分のブロ
ックに属するセンスアンプを第1の信号の組で駆動する
ようになし、前記ブロックの残りの半分のブロックに属
するセンスアンプを第2の信号の組で駆動せしめるよう
にしたことを特徴とする特許請求の範囲第1項記載の半
導体集積回路装置。 - (3)半導体記憶装置のセンスアンプは、1本のワード
線によって選択されるメモリセルのビット線に接続され
、このセンスアンプのうち、半数のセンスアンプを第1
の信号の組で駆動するようになし、残り半数のセンスア
ンプを第2の信号の組で駆動せしめるようにしたことを
特徴とする特許請求の範囲第1項記載の半導体集積回路
装置。 - (4)半導体記憶装置のセンスアンプは、1本のワード
線によって選択されるメモリセルのビット線に接続され
、このセンスアンプのうち、第1の信号の組で駆動され
るセンスアンプと、第2の信号の組で駆動されるセンス
アンプが交互に配置されたことを特徴とする特許請求の
範囲第1項記載の半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61003751A JPS62162297A (ja) | 1986-01-10 | 1986-01-10 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61003751A JPS62162297A (ja) | 1986-01-10 | 1986-01-10 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62162297A true JPS62162297A (ja) | 1987-07-18 |
Family
ID=11565895
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61003751A Pending JPS62162297A (ja) | 1986-01-10 | 1986-01-10 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62162297A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02244485A (ja) * | 1989-03-16 | 1990-09-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
US5208771A (en) * | 1989-10-30 | 1993-05-04 | Matsushita Electronics Corporation | Semiconductor memory apparatus |
-
1986
- 1986-01-10 JP JP61003751A patent/JPS62162297A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02244485A (ja) * | 1989-03-16 | 1990-09-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
US5208771A (en) * | 1989-10-30 | 1993-05-04 | Matsushita Electronics Corporation | Semiconductor memory apparatus |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6516382B2 (en) | Memory device balanced switching circuit and method of controlling an array of transfer gates for fast switching times | |
KR950009877B1 (ko) | 복수의 셀블록으로 분할된 셀어레이를 구비한 반도체 기억장치 | |
KR950010758B1 (ko) | 다이나믹형 메모리 | |
KR940012398A (ko) | 집적회로 메모리용 감지 증폭기, 집적회로 메모리 및 집적회로 메모리 감지 증폭기 작동 방법 | |
JPH0377598B2 (ja) | ||
JPH06162776A (ja) | 半導体メモリ回路 | |
JPH0470716B2 (ja) | ||
KR20000071493A (ko) | 반도체 장치 | |
KR910006997A (ko) | 기생용량에 의해 야기된 오동작을 방지하기 위한 eprom의 디코더 회로 | |
JP2613257B2 (ja) | 多ポートram | |
JPS62162297A (ja) | 半導体集積回路装置 | |
JP2523736B2 (ja) | 半導体記憶装置 | |
JPS61222096A (ja) | Cmos romデ−タ選択回路 | |
JPH03160689A (ja) | 半導体メモリ | |
JP2595266B2 (ja) | Rom回路 | |
JPS6224495A (ja) | 半導体記憶装置 | |
JPH06105550B2 (ja) | 半導体記憶装置 | |
JPS6212996A (ja) | 半導体記憶装置 | |
JP2008103055A (ja) | メモリ | |
JPH034995B2 (ja) | ||
JPS63140489A (ja) | 半導体記憶装置 | |
JPS598911B2 (ja) | 半導体記憶装置 | |
JPH0518197B2 (ja) | ||
JPS6242357B2 (ja) | ||
JP2554640B2 (ja) | 半導体記憶装置 |