JPS62162153A - Data-replace control system for buffer memory device - Google Patents

Abstract

PURPOSE:To decrease peripheral circuits in number and to simplify the control by making a replace-bit number necessary for N-pieces of block to be (NXlog2N), and parity-checking the replace bit together with other control bits. CONSTITUTION:N is to be 1, 2, 4, 8, 16, 32,... i.e. a positive integer and an exponetial number of 2 where the replace bits are (logN)-pieces. Accordingly the number of all replace bits is (NXlog2N). The last replace bit R(logN.0), R(logN.1), R(logN.N-1) of respective blocks are used in deciding the HOT/ COLD between the groups of N/2-pieces blocks. Based on the result of the said decision in respective decision-stages, the AND-logic of respective decisions is taken, to decide a farthest-COLD block to be a block to be replaced.

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、計算機のバッファ記憶装置の制御方式に関し
、特にセット・アソシアティブ方式等のバッファ記憶装
置におけるブロックのＬＲＵ（Ｌｅａｓｔ　Ｒｅｃｅｎ
ｔｌｙ　Ｕｓｅｄ　）管理による置き換え制御方式に関
する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a control method for a buffer storage device of a computer, and particularly to a control method for controlling a block LRU (Least Receiver) in a buffer storage device such as a set-associative method.
This invention relates to a replacement control method using (tly Used) management.

〔技術の背景〕[Technology background]

最近の大型計算機の多くは、ＣＰＵからの主記憶アクセ
ス時間を短縮するためにＣＰＵ内にセットアソシアティ
ブ方式のキャッシュを設けている。Many of the recent large-scale computers are equipped with a set-associative cache within the CPU in order to shorten the main memory access time from the CPU.

ＶＵ（ベクトルユニット）の接続されたシステムにおい
ては、ＶＵは、直接主記憶をアクセスするので、ＣＰＵ
のキャッシュと主記憶との間で一致制御が必要となる。In a system in which VUs (vector units) are connected, the VUs directly access main memory, so the CPU
Coherency control is required between the cache and main memory.

箪１図はその１符１１を云１．たもので　１は十紀倚装
置ＭＳＵ、２は主記憶制御装置ＭＣＵ、３は中央処理装
置ＣＰＵ、４はヘクトル処理装置ＶＵ。The 1st figure of the chest says 11 and 1. 1 is a storage unit MSU, 2 is a main memory control unit MCU, 3 is a central processing unit CPU, and 4 is a vector processing unit VU.

５はＴＡＧｌとデータバッファより構成されているキャ
ッシュ、６はＴＡＧ２，７はＴＡＧ２制御回路を示す。5 is a cache composed of a TAGl and a data buffer, 6 is a TAG2, and 7 is a TAG2 control circuit.

ＣＰＵが主記憶よりブロックフェッチを行うと。When the CPU fetches a block from main memory.

キャッシュのＴＡＧＩおよびデータバッファにアドレス
およびデータをそれぞれ登録すると同時に。At the same time as registering the address and data in the cache's TAGI and data buffer, respectively.

ＴＡＧ２へプロッタフェッチアドレスを登録する。Register the plotter fetch address in TAG2.

ｖＵが主記憶装置にストアすると、ストアアドレスがＴ
ＡＧ２へ送られてきて、ＣＰＵのキャッシュのアドレス
と一致するかどうかのチェックを行う。一致するとＣＰ
Ｕに対してキャッシュのＴＡＧＩへ一致したアドレスを
送ってバッファインバリデーション（ＢＴ）を行う。一
致しない場合はバッファインバリデーションは行わない
。ＴＡＧ２はＢＬＫＯ，ＢＬＫＩの２つのブロックによ
り構成されていて、常に最近使用のもので占められるよ
うにするため、各ＢＬＯＣＫに対応するデータの使用状
況を、ＴＡＧ２制御回路７がリプレイスピッＩ−を用い
て管理し、データの置き換え制御を行う。その置き換え
アルゴリズムは、ＬＲｔＪと呼ばれる。When vU is stored in main memory, the store address is T.
The address is sent to AG2 and checked to see if it matches the address in the CPU's cache. CP when matched
Buffer invalidation (BT) is performed by sending the matching address to TAGI of the cache for U. If they do not match, buffer invalidation is not performed. TAG2 is composed of two blocks, BLKO and BLKI, and in order to always be occupied by recently used data, the TAG2 control circuit 7 uses a replace pin I- to check the usage status of data corresponding to each BLOCK. management and control data replacement. The replacement algorithm is called LRtJ.

たとえばＴＡＧ２のＢＬＫＯ，ＢＬＫＩ両方にすでに登
録済みであるとして、さらにブロックフェッチアドレス
を登録する場合には、ＬＲＵかリプレイスビットの内容
によって最新でないアドレスを決定し、そのアドレスを
ＣＰＵへ転送してキャッシュのパンファインバリデーシ
ョンを行い。For example, if you want to register a block fetch address that has already been registered in both BLKO and BLKI of TAG2, determine which address is not the latest based on the contents of the LRU or replace bit, transfer that address to the CPU, and store it in the cache. Performed bread fine validation.

その結果置き換え対象となったＴＡＧ２の一方のＢＬＯ
ＣＫに対してブロックフェッチアドレスを登録するよう
にさせる。As a result, one BLO of TAG2 was replaced.
Make CK register a block fetch address.

リプレイスピントはブロックごとに設けられ。Replace pinto is provided for each block.

それぞれ対応するブロックの最新の使用時点の序列を表
している。このリプレイスビットにエラーが存在した場
合、置き換え制御は最適なものとならず、キャッシュの
効率は低下する。Each represents the order of the corresponding block at the time of latest use. If an error exists in this replacement bit, replacement control will not be optimal and cache efficiency will decrease.

従来の計算機では、ＴＡＧ２制御回路７がリプレイスビ
ットをまとめて管理していたため、エラーチェック用の
パリティビットは、リプレイスビット全体に対して付加
されていた。In the conventional computer, the TAG2 control circuit 7 collectively managed the replace bits, so the parity bit for error checking was added to all the replace bits.

〔発明の目的および構成〕[Object and structure of the invention]

本発明の目的は、バッファ記憶装置におけるＬＲＵ管理
のための制御回路を簡単で信頼度の高いものとし、かつ
少ないハードウェア量により実現することにあり、その
ための構成として２Ｎを２のべき乗数としてＮ個のブロ
ックからなるバッファと、各ブロックのデータ置き換え
をリプレイスビットにもとづいて制御する置き換え制御
回路とをそなえたセットアソシアティブ方式のバッファ
記憶装置において。An object of the present invention is to make a control circuit for LRU management in a buffer storage device simple and highly reliable, and to realize it with a small amount of hardware.For this purpose, 2N is a power of 2. In a set-associative type buffer storage device that includes a buffer consisting of N blocks and a replacement control circuit that controls data replacement of each block based on a replace bit.

上記ヱき換え制御回路は、各ブロックごとにｌｏｇ２Ｎ
個のリプレイスビットをそなえ、かつ上記各ブロックの
ｌｏｇ２Ｎ個のリプレイスビット中の各１個ずつを使用
して各ブロックを２個ずつ組み合わせたｌｏｇ、　Ｎ段
のトーナメント形式の論理を組み立てた使用順位判定論
理回路をそなえることにより、置き換えブロックを決定
するように構成され。The above switching control circuit has log2N for each block.
Use order determination using log, N-stage tournament style logic that combines two of each block using one of each of the log2N replacement bits of each block. It is configured to determine a replacement block by providing a logic circuit.

は、当該ブロックの他の制御ビットと一緒にパリティを
とってチェ７りされることを特徴とするものである。is characterized in that it is checked for parity together with other control bits of the block.

〔発明の実施例〕[Embodiments of the invention]

以下に９本発明の詳細を実施例にしたがって説明する。 The details of the present invention will be explained below based on examples.

バッファをＮ個のブロックに分割して使用する場合、ブ
ロックごとに、リプレイスビットを（ｌｏｇ２Ｎ］個持
つ必要がある。When a buffer is divided into N blocks and used, each block needs to have (log2N) replacement bits.

はじめにブロック数が２個の場合、および４個の場合に
ついて説明し、最後にＮ個に一般化した場合について説
明する。First, a case where the number of blocks is two and a case where there are four will be explained, and finally a case where the number of blocks is generalized to N will be explained.

なお、新ブロックのうち使用層の新しい方をＨＯＴ、古
い方をＣ０ＬＤと表す。Note that among the new blocks, the newer used layer is represented by HOT, and the older one is represented by C0LD.

（１）ブロック数が２個の場合 第２図に示すように、各ブロックＢＬＫＯ，，ＢＬＫＩ
に各１個のリプレイスビットをＲ６，Ｒ５を設ける。置
き換えのアルゴリズムは２次の通りである。(1) When the number of blocks is 2, each block BLKO,,BLKI
One replace bit each is provided in R6 and R5. The replacement algorithm is as follows.

は、ＢＬＫＩがＨＯＴであり、ＢＬＫＯを置き換える。, BLKI is HOT and replaces BLKO.

■　ＲＯ，Ｒ１の値が０．１または１．０の場合は、Ｂ
ＬＫＯがＨＯＴであり、ＢＬＫＩを置き換える。■ If the value of RO, R1 is 0.1 or 1.0, B
LKO is HOT and replaces BLKI.

置き換えた場合は、そのブロックへ新たなデータを登録
するが、そのとき以前のリプレイスビットを反転させて
登録する。それにより置き換えたブロックがＨＯＴとな
る。When replacing, new data is registered in that block, but at that time, the previous replacement bit is inverted and registered. As a result, the replaced block becomes HOT.

第３図に置き換えブロックを判定する回路の１例を示す
。図中、８は排他的論理和ＥＯＲゲート。FIG. 3 shows an example of a circuit for determining a replacement block. In the figure, 8 is an exclusive OR EOR gate.

９はインバータ、１０はバッファである。9 is an inverter, and 10 is a buffer.

ブロックを参照した場合、参照したブロックがＨＯＴに
なるようにリプレイスビットを設定する。When a block is referenced, the replace bit is set so that the referenced block becomes HOT.

ただし、連続して参照される場合など必ずしも反転する
必要がない場合もある。ここで、新たに設定するリプレ
イスビットをＮｅｗＲＯ，２ＮｅｗＲ１トすると、論理
は次のようになる。However, there are cases where it is not necessary to invert, such as when it is referenced continuously. Here, when the newly set replacement bits are set as NewRO and 2NewR1, the logic becomes as follows.

ＮｅｗＲＯ−（ＢＬＫＯの置き換え）■ＲＯＮｅｗＲ１
＝　ＣＢ、Ｌ　Ｋ　１の置き換え）■Ｒ１さらに整理す
ると。NewRO- (replacement of BLKO)■RONewR1
= CB, L K 1 replacement) ■R1 Let's organize it further.

ＮｅｗＲＯ＝　（ＲＯ■Ｒ１）■ＲＯ＝ＲＩＮｅｗＲＩ
　＝　（ＲＯΦＲ１）ΦＲ１＝ＲＯと表すことができる
。なお１式中の■は、排他的論理和ＥＯＲを示す。これ
は、第４図に示すインバータ１１およびＡＮＤゲート１
２の簡単な回路により実現される。NewRO= (RO■R1)■RO=RINewRI
= (ROΦR1)ΦR1=RO. Note that ■ in equation 1 indicates exclusive OR EOR. This is the inverter 11 and AND gate 1 shown in FIG.
This is realized by two simple circuits.

第５図は、第３図および第４図の回路を用いて実行され
た置き換え制御の動作例を示したもので。FIG. 5 shows an example of operation of replacement control executed using the circuits of FIGS. 3 and 4.

動作順番号Ｐ、、Ｐ、、・・・、Ｐ、。の順番に、動作
内容の行に示す登録あるいは参照の動作が行われた場合
の、ＲＯおよびＲ１の値、ＨＯＴブロック。Operation sequence number P,,P,,...,P,. The values of RO and R1, and the HOT block when the registration or reference operation shown in the operation content row is performed in the order of .

置き換えブロックを示している。Replacement block is shown.

なおＰｏのＩＮＩＴＩＡＬ状態では、ＢＬＫＯおよびＢ
ＬＫＩはクリアされている。そのため。Note that in the INITIAL state of Po, BLKO and B
LKI has been cleared. Therefore.

Ｐ、およびＰ、の登録では置き換えは起こらず。No replacement occurs in the registration of,P,and,P,.

次のＰｂ＝　　Ｐ？、Ｐｑの登録になって置き換えが行
われる。Next Pb=P? , Pq are registered and replaced.

（２）ブロック数が４個の場合 第６図に示すように、各ブロックＢＬＫＯ乃至ＢＬＫ３
に、各２個のリプレイスビット（ＲＯＯ。(2) When the number of blocks is 4, each block BLKO to BLK3 is
and two replace bits each (ROO.

ＲＩＯ）、　　（ＲＯＩ、Ｒ１１）、　　（ＲＯ２，Ｒ
１２）、　　（ＲＯ３，Ｒ１３）を設ける。RIO), (ROI, R11), (RO2, R
12), (RO3, R13) are provided.

各リプレイスビットの役割とＨＯＴ、Ｃ０ＬＤの判定条
件は次の通りである。The role of each replace bit and the determination conditions for HOT and C0LD are as follows.

■　ＢＬＫＯとＢＬＫＩの間のＨＯＴ、Ｃ０ＬＤの判定
は、ＲＯＯとＲＯＩのビットによって行う。判定条件は
、前項（１）の場合と同じである。(2) HOT and C0LD between BLKO and BLKI are determined by the ROO and ROI bits. The determination conditions are the same as in the previous section (1).

すなわち、（０，Ｏ）または（１，１）の場合は、ＢＬ
ＫＯがＣ０ＬＤと判定する。（１，０）または（０，１
）の場合は、ＢＬＫＩがＣ０ＬＤと判定する。That is, in the case of (0, O) or (1, 1), BL
KO is determined to be C0LD. (1,0) or (0,1
), it is determined that BLKI is C0LD.

■　ＢＬＫ２とＢＬＫ３との間のＨＯＴ、Ｃ０ＬＤの判
定も同様に行う。(2) The determination of HOT and C0LD between BLK2 and BLK3 is performed in the same way.

■　ＢＬＫｏ、１とＢＬＫ２，３との間のＨＯＴ。■ HOT between BLKo, 1 and BLK2, 3.

ＧＯＬＤの判定については、ＲＩＯ，Ｒ１１゜Ｒ１２，
Ｒ１３ビツトのすべてのＥＯＲが０の場合に、ＢＬＫｏ
、１がＣ０ＬＤと判定する。For GOLD determination, RIO, R11°R12,
If all EORs of R13 bits are 0, BLKo
, 1 is determined to be C0LD.

■　上記３つの判定結果から、もっとも古いブロックを
置き換える。■ Replace the oldest block based on the three judgment results above.

置き換えたブロックへ新たなデータを登録する場合、リ
プレイスビット（ＲＯＸ、ＲＩＸ）以前のりプレイスピ
ンドの内容を反転させて登録する。When registering new data in a replaced block, the contents of the paste pin before the replace bits (ROX, RIX) are inverted and registered.

これにより、置き換えたブロックは、もっともＨＯＴな
ブロックとなる。As a result, the replaced block becomes the HOT block.

ブロックを参照した場合も、ブロックをもっともＨＯＴ
となるように設定する。ＮｅｗＲＯＯ。When you refer to a block, you can also select the HOT block.
Set it so that New ROO.

ＮｅｗＲ０１，ＮｅｗＲ０２，ＮｅＧＩＩＲＯ３は、ブ
ｏ７り数が２個の場合と同様に１次のように更新される
。NewR01, NewR02, and NeGIIRO3 are updated linearly as in the case where the number of entries is two.

ＮｅｗＲＯＯ＝ＲＯＩ ＮｅｗＲＯ１＝ＲＯＯ ＮｅｗＲＯ２＝ＲＯ３ ＮｅｓｖＲＯ３＝ＲＯ２ ＮｅｗＲ１０，ＮｅｗＲ１１，ＮｅｗＲ１２，Ｎｅ１ｙ
Ｒ１３についても、同様に ＮｅｔｗＲ１０＝ ＲＩＯｅ（ＢＬＫｏ、１の置き換え） ＮｅｗＲ１１＝ Ｒ１１■（ＢＬＫＯ，ｌの置き換え） Ｎｅ皆Ｒ１２− Ｒｌ２■（ＢＬＫ２，３の置き換え） Ｎｅ匈Ｒ１３＝ Ｒ１３■（ＢＬＫ２．３の置き換え） となる。論理的には、さらに簡略にできるが、実際の設
計では、　　（ＢＬＫｏ、１の置き換え）。NewROO=ROI NewRO1=ROO NewRO2=RO3 NesvRO3=RO2 NewR10, NewR11, NewR12, Nely
Similarly for R13, NetR10= RIOe (replacement of BLKo, 1) NewR11= R11■ (replacement of BLKO, l) Ne all R12- Rl2■ (replacement of BLK2, 3) Ne R13= R13■ (BLK2.3 ). Logically, it can be further simplified, but in actual design, (replacement of BLKo, 1).

（ＢＬＫ２，３の置き換え）は、置き換えブロックを作
成する上でつくられるので２　これ以上は簡略にしない
。(Replacement of BLK2 and 3) is created when creating the replacement block, so 2 will not be simplified any further.

第７図は、上記した置き換えブロックを決定するための
判定回路の１例である。図中、１３乃至１７はＥＯＲゲ
ート　１８乃至２０はインバータ。FIG. 7 shows an example of a determination circuit for determining the above-mentioned replacement block. In the figure, 13 to 17 are EOR gates, and 18 to 20 are inverters.

２１乃至２４はＡＮＤゲートである。21 to 24 are AND gates.

第８図は、上記した新しいリプレイスビットの作成回路
の１例である。図中、２５乃至２８はＥＥＯＲゲートで
ある。FIG. 8 shows an example of the above-described new replacement bit creation circuit. In the figure, 25 to 28 are EEOR gates.

第９図は、第７図および第８図の回路を用いて実行され
た置き換え制御の動作例であり、第５図に対応するもの
である。動作順番号Ｐ０のＩＮＩＴＩＡＬ状態ではすべ
てのブロックはクリアされている。したがって、Ｐ、か
らＲ４までの登録動作では、置き換えが生しない。FIG. 9 is an operation example of replacement control executed using the circuits of FIGS. 7 and 8, and corresponds to FIG. 5. In the INITIAL state of operation order number P0, all blocks are cleared. Therefore, no replacement occurs in the registration operations from P to R4.

（３）ブロック数がＮ個の場合 Ｎは、ｌ、２，４．８．１６．３２．・・・つまり正の
整数でかつ２のべき乗の数である。このときリプレイス
ビットは（ｌｏｇ　Ｎ）個とする。その結果、全リプレ
イスビット数は、　　（ＮＸｌｏｇ２Ｎ）となる。(3) When the number of blocks is N, N is l, 2, 4.8.16.32. ...In other words, it is a positive integer and a power of 2. At this time, the number of replacement bits is (log N). As a result, the total number of replaced bits is (NXlog2N).

第１０図は、このようなＮ個のブロックについて置き換
えブロックを決定するために使用されるリプレイスビッ
トの判定処理アルゴリズムの説明図であり、２を単位と
して（ｌｏｇ、　Ｎ　）段で順位を判定するトーナメン
ト構造（あるいはトリー構造）をとっている。FIG. 10 is an explanatory diagram of a replacement bit determination processing algorithm used to determine a replacement block for such N blocks, and the ranking is determined in (log, N) stages with 2 as a unit. It has a tournament structure (or tree structure).

たとえばＢＬＫＯには、リプレイスビットＲ００、Ｒ１
０，−Ｒ（ｌｏｇ　Ｎ、　　０）が与えられ、最後のＢ
ＬＫ　（Ｎ−１＞には、ＲＯ（Ｎ−１）、Ｒ１（Ｎ　　
Ｌ）　、　−Ｒ（ｌｏｇ　Ｎ　・Ｎ　−１）が与えられ
る。For example, BLKO has replace bits R00, R1
0,−R(log N, 0) is given, and the last B
LK (N-1> has RO(N-1), R1(N
L), −R(log N ・N −1) is given.

各ブロックの第１番目のリプレイスビットＲ００、Ｒ１
０，・・・、ＲＯ−Ｎ−１は、全ブロックを２個ずつの
グループに区切ったとき、各２個のブロック間での１（
ＯＴ、Ｃ０ＬＤを判定するために使用される。これらの
グループは（ＲＱＱ、ＲＯｌ）、　　（ＲＯ２，ＲＯ３
）、・・・、　　（ＲＯ−Ｎ−２゜ＲＯ−Ｎ−１＞で表
される。First replacement bit of each block R00, R1
0, ..., RO-N-1 is 1 (
Used to determine OT and COLD. These groups are (RQQ, ROl), (RO2, RO3
),..., (RO-N-2°RO-N-1>).

各ブロックの第２番目のリプレイスビットＲ１０、Ｒ１
１，・・・、Ｒ１・Ｎ−１は、順次の２個ずつのブロッ
クの２グル一プ間でのＨＯＴ、Ｃ０ＬＤを判定するため
に使用される。2nd replace bit R10, R1 of each block
1, . . . , R1·N-1 are used to determine HOT and C0LD between two groups of two sequential blocks.

このようにして、各ブロックの最後のリプレイスビット
Ｒ（ｌｏｇ　Ｎ・０）　、　　Ｒ（ｌｏｇ　Ｎ・１）　
。In this way, the last replacement bit of each block R(log N・0), R(log N・1)
.

−、Ｒ（ｌｏｇ　Ｎ−Ｎ　　１　）は２Ｎ／２個ずつの
ブロックのグループ間でのＨＯＴ、Ｃ０ＬＤを判定する
ために使用される。-, R(log N-N 1 ) is used to determine HOT, C0LD between groups of 2N/2 blocks.

以上の各判定段階での判定結果にもとづいて。Based on the judgment results at each judgment stage above.

各判定のＡＮＤ論理をとり、もっともＣ０ＬＤなブロッ
クを置き換えブロックと判定する。The AND logic of each determination is taken, and the block that is the most C0LD is determined to be the replacement block.

たとえばブロックＸを置き換えた場合は、そのリプレイ
スビットＲＯＸ、　　ＲＩ　Ｘ、　　・＝、　　Ｒ（ｌ
ｏｇＮ−Ｘ）のすべてを反転させて登録する。For example, when block X is replaced, its replacement bits ROX, RI
ogN-X) and register them.

これによりそのブロックは、もっともＨＯＴなブロック
となる。また参照した場合は、その参照されたブロック
がもっともＨＯＴとなるように。This makes that block the HOT block. Also, when referenced, the referenced block will be the HOT.

次の条件にしたがってＲＯＸ、ＲＩＸ、・・・、Ｒ（ｌ
ｏｇ　Ｎ、　　Ｘ）を設定する。ROX, RIX, ..., R(l
og N, X).

ＮｅｗＲＯλ＝ＲＯ・Ｘ＋１（ただしＸ＝０．２，４，
６，８．−）ＮｅｗＲＯ−Ｘ＋１＝ＲＩＸ ＮｅｗＲＩＸ＝ＲＩＸΦ（Ｂｌ、にχ、ｘ＋１の置き換
え）ＮｅｗＲｌ　　・Ｘ＋１＝ＲＩ　ＨＸ４１■（ＢＬ
ＫＸ、Ｘ＋１の置き換え）ＮｅｗＲ２Ｘ＝Ｒ２Ｘ■（Ｂ
ＬＫＸ、Ｘ＋１．Ｘ＋２．Ｘ＋３の置き換え）ＮｅｗＲ
２・Ｘ＋１＝ Ｒ２・Ｘ＋１■（ＢＬＫＸ、　Ｘ＋１　、　Ｘ＋２．　
Ｘ＋３の置き換え）ＮｅｗＲ２−Ｘ＋２＝ Ｒ２−Ｘ＋２　ｅ（ＢＬＫＸ、Ｘ＋ｌ、Ｘ＋２．Ｘ＋３
の置き換え）ＮｅｗＲ２−Ｘ＋３＝ Ｒ２・Ｘ＋３■（ＢＬＫＸ、Ｘ＋Ｉ、Ｘ＋２．Ｘ＋３の
置き換え）以下同様である。NewROλ=RO・X+1 (where X=0.2, 4,
6,8. -) NewRO-X+1=RIX NewRIX=RIXΦ(Replacement of χ, x+1 to Bl) NewRl ・X+1=RI HX41■(BL
Replacement of KX, X+1) NewR2X=R2X■(B
LKX, X+1. X+2. Replacement of X+3) NewR
2・X+1=R2・X+1■(BLKX, X+1, X+2.
Replacement of X+3) NewR2-X+2= R2-X+2 e(BLKX, X+l, X+2.X+3
(Replacement of BLKX, X+I, X+2.X+3) NewR2-X+3=R2.X+3 (Replacement of BLKX, X+I,

次に２本発明方式の１実施例装置について説明する。Next, a second embodiment of the present invention system will be described.

第１１図は、第１図に示す計算機システムにおける記憶
制御装置内のＴＡＧ２を中心とする回路に本発明方式を
適用した実施例構成を示す。FIG. 11 shows the configuration of an embodiment in which the method of the present invention is applied to a circuit centered on TAG2 in the storage control device in the computer system shown in FIG.

第１１図において、６はＴＡＧ２であり、２つのブロッ
クＢＬＫＯおよびＢＬＫＩからなるキャッシュのアドレ
スコピーが格納される。７はＴＡ０２制御回路、２９は
ＴＡＧ２１Ｎレジスタ、３０はＢＦＡレジスタ、３１は
セレクタＳＥＬ、３２はＴＡＧ２０ＵＴレジスタ、３３
および３４は一致回路、３５はＵ、　Ｌ、　Ｐ、　Ｒｆ
ｄｌ？ｉ１１回路を示すＴＡＧ２．６のブロックは、５
１２ラインから成る。ブロックサイズは、１２８バイト
である。他方ＣＰＵキャッシュのブロックサイズは、６
４バイトである。In FIG. 11, 6 is TAG2, in which an address copy of the cache consisting of two blocks BLKO and BLKI is stored. 7 is the TA02 control circuit, 29 is the TAG21N register, 30 is the BFA register, 31 is the selector SEL, 32 is the TAG20UT register, 33
and 34 are matching circuits, 35 are U, L, P, Rf
dl? The block of TAG2.6 showing the i11 circuit is 5
It consists of 12 lines. The block size is 128 bytes. On the other hand, the block size of the CPU cache is 6
It is 4 bytes.

ＴＡＧ２にはＵ、Ｌ、Ｐ、Ｒなどの補助制御ビットが一
緒に含まれている。Ｕ、ＬビットはＴＡＧ２のブロック
サイズ１２８バイトの上位（Ｕ）６４バイト、下位（Ｌ
）６４バイトを指示するビットである。またＰはパリテ
ィビット、Ｒはリプレイスビットである。TAG2 also includes auxiliary control bits such as U, L, P, and R. The U and L bits are the upper (U) 64 bytes and lower (L) of the TAG2 block size of 128 bytes.
) This bit indicates 64 bytes. Further, P is a parity bit, and R is a replacement bit.

ＴＡＧ２１Ｎレジスタ２９およびＢＦＡレジスタ３０へ
は、入力されたアドレスデータが同時に加えろイ（ろか
、ＴＡＧ２１Ｎレジスタは、これをＩＴだけ保持し、Ｂ
ＦＡレジスタ３０はある一定時間保持する。それにより
、ＶＵ　　５ＴＯＲＥアドレスが入力されないタイミン
グにおいて、セレクタ５ＥＬ３１を開き、ＴＡＧ２　１
Ｎレジスタ２９を通して、ＴＡＧ２ヘアドレスデータを
書き込むことを可能にする。The input address data should be added to the TAG21N register 29 and the BFA register 30 at the same time.
The FA register 30 holds the data for a certain period of time. As a result, at the timing when the VU 5TORE address is not input, the selector 5EL31 is opened and the TAG2 1
It is possible to write address data to TAG2 through the N register 29.

次にＴＡＧ２の登録時の動作について述べる。Next, the operation at the time of registration of TAG2 will be described.

この場合ＴＡＧ２１Ｎレジスタ２９へ入力される、　　
登録データは、ＣＰＵのブロックフェッチアドレスであ
る。またＴＡＧ２．６のブロックＢＬＫＯのＶＡＬＩＤ
をＶＯ，ＢＬＫＩのＶＡＬＩ　ＤをＶ、とし。In this case, it is input to the TAG21N register 29.
The registration data is the block fetch address of the CPU. Also, VALID of block BLKO of TAG2.6
Let VO be VO, and BLKI's VALI D be V.

Ｖ＝Ｖ。・Ｖ、とする。V=V.・Let it be V.

さらに、−数回路３３が、ＴＡＧ２のＢＬＫＯの内容と
入力登録データとを比較した結果のマツチ信号をＭＯ，
−数回路３４によるＢＬＫＩのマツチ信号をＭｌとし。Furthermore, the minus number circuit 33 outputs a match signal as a result of comparing the contents of BLKO of TAG2 and the input registration data to MO,
- Let the match signal of BLKI by the numerical circuit 34 be Ml.

Ｍ　”’　Ｍ　ｏ　＋　Ｍ　Ｉ　とする。M　”’　M　　　　　+　M　I　.

以上のＶ、　Ｍ値に応じて、ＴＡＧ２制御回路７は次の
ような制御動作を行う。Depending on the above V and M values, the TAG2 control circuit 7 performs the following control operations.

以下余白 以下余白。Margin below Margin below.

なお従来、リプレイスビットＲはＴＡＧ２とは別に記憶
されていたため、そのパリティは専用に設けられていた
。しかし９本実施例では、第１２図にＢＬＫＯについて
例示されているように、ＴＡＧＺ内に他のデータと一諸
に格納されているために、アドレスデータあるいはＵ、
　　Ｌ、ビ・ノド等の補助制御ビットとパリティを共有
することができる。Conventionally, the replace bit R was stored separately from the TAG2, so its parity was provided exclusively. However, in this embodiment, as illustrated for BLKO in FIG. 12, address data or U,
Parity can be shared with auxiliary control bits such as L, bit, etc.

〔発明の効果〕〔Effect of the invention〕

本発明によれば２Ｎ個のブロックに対して必要とされる
リプレイスビット数は、　　（ＮＸｌｏｇ２Ｎ）個であ
る。しかし、従来方式では、ブロック数が多くなるほど
本発明方式にくらべてリプレイスビット数の増加率が大
きくなり、たとえばブロック数１６の場合、ある従来方
式では、１２０ビツトを必要とするが本発明方式では６
４ビツトで済ますことができる。またリプレイスビット
は、他の制御ビットと一緒にパリティチェックされるた
め１周辺回路が少なくて済み、制御も簡単化される。According to the present invention, the number of replacement bits required for 2N blocks is (NXlog2N). However, in the conventional method, as the number of blocks increases, the rate of increase in the number of replacement bits increases compared to the method of the present invention. For example, when the number of blocks is 16, a conventional method requires 120 bits, but the method of the present invention requires 120 bits. 6
It can be done with 4 bits. Furthermore, since the replace bit is subjected to parity check together with other control bits, one less peripheral circuit is required, and control is simplified.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はバッファ記憶装置の概要図、第２図はリプレイ
スビットの説明図、第３図はブロック数２の場合の置き
換えブロック判定回路の実施例図。 第４図は同じくリプレイスビット作成回路の実施例図５
第５図はその動作例の説明図、第６図はブロック数が４
個の場合のリプレイスビットの説明図、第７図はその置
き換えブロック判定回路の実施例図、第８図は同じくリ
プレイスビット作成回路の実施例図、第９図はその動作
側説明図、第１０図はブロック数Ｎの場合のリプレイス
ビットの説明図、第１１図は記憶制御装置の１実施例の
要部構成図、第１２図はパリティピントの説明図である
。 図中、１は主記憶装置ＭＳ０．２は主記憶制御装置ＭＣ
Ｕ、３は中央処理装置ＣＰＵ、４はベクトル処理装置Ｖ
ｔＪ、５はキャッシュ、６はＴＡＧ２．７はＴＡＧ２制
御回路を示す。FIG. 1 is a schematic diagram of a buffer storage device, FIG. 2 is an explanatory diagram of a replacement bit, and FIG. 3 is an embodiment diagram of a replacement block determination circuit when the number of blocks is two. Figure 4 is also an example diagram 5 of the replace bit creation circuit.
Fig. 5 is an explanatory diagram of an example of its operation, and Fig. 6 shows that the number of blocks is 4.
FIG. 7 is an example diagram of the replacement block determination circuit, FIG. 8 is an example diagram of the replace bit creation circuit, FIG. 9 is an explanatory diagram of its operation side, and FIG. FIG. 11 is an explanatory diagram of replace bits when the number of blocks is N, FIG. 11 is a configuration diagram of a main part of one embodiment of the storage control device, and FIG. 12 is an explanatory diagram of parity focus. In the figure, 1 is the main storage device MS0.2 is the main storage control device MC.
U, 3 is the central processing unit CPU, 4 is the vector processing unit V
tJ, 5 is a cache, 6 is TAG2.7 is a TAG2 control circuit.

Claims (1)

【特許請求の範囲】 Ｎを２のべき乗数としてＮ個のブロックからなるバッフ
ァと、各ブロックのデータ置き換えをリプレイスビット
にもとづいて制御する置き換え制御回路とをそなえたセ
ットアソシアティブ方式のバッファ記憶装置において、 上記置き換え制御回路は、各ブロックごとにｌｏｇ＿２
Ｎ個のリプレイスビットをそなえ、かつ上記各ブロック
のｌｏｇ＿２Ｎ個のリプレイスビット中の各１個ずつを
使用して各ブロックを２個ずつ組み合わせたｌｏｇ＿２
Ｎ段のトーナメント形式の論理を組み立てた使用順位判
定論理回路をそなえることにより、置き換えブロックを
決定するように構成され、さらに、上記各ブロックごと
のリプレイスビットは、当該ブロックの他の制御ビット
と一緒にパリティをとってチェックされることを特徴と
するバッファ記憶装置における置き換え制御方式。[Scope of Claims] A set-associative type buffer storage device comprising a buffer consisting of N blocks, where N is a power of 2, and a replacement control circuit that controls data replacement of each block based on a replace bit. , The above replacement control circuit calculates log_2 for each block.
log_2, which has N replacement bits and combines two of each block using one of each of the log_2N replacement bits of each block above.
It is configured to determine a replacement block by providing a usage order determination logic circuit that has N stages of tournament-style logic assembled, and furthermore, the replacement bit for each block is used together with other control bits of the block. A replacement control method in a buffer storage device, characterized in that parity is checked.