JPS6215930A - Ｄ／ａ変換器の試験方式 - Google Patents
Ｄ／ａ変換器の試験方式Info
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- JPS6215930A JPS6215930A JP15400285A JP15400285A JPS6215930A JP S6215930 A JPS6215930 A JP S6215930A JP 15400285 A JP15400285 A JP 15400285A JP 15400285 A JP15400285 A JP 15400285A JP S6215930 A JPS6215930 A JP S6215930A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はＤ／Ａ変換器の特に動特性を試験するに好適な
試験方式に関する。
試験方式に関する。
近年、高分解能ビデオディスプレイ、ＯＡ機器などの分
野において、ディジタル信号によってアナログ信号を発
生するための高速Ｄ／Ａ変換器の需要が急速忙高まって
いる。この様な状況に伴ない、Ｄ／Ａ変換器の最高変換
速度における変換特性を試験するための動特性試験方式
が重要となってきた。
野において、ディジタル信号によってアナログ信号を発
生するための高速Ｄ／Ａ変換器の需要が急速忙高まって
いる。この様な状況に伴ない、Ｄ／Ａ変換器の最高変換
速度における変換特性を試験するための動特性試験方式
が重要となってきた。
従来のＤ／Ａ変換器の変換特性試験方法は、例えば特開
昭５８−１７２５６０号公報に示されている。
昭５８−１７２５６０号公報に示されている。
第６図は上記公報に示されている従来例の試験方式のブ
ロック図である。図において１は制御部、２−はクロッ
ク発生器、３は計数器、４は被試験Ｄ／Ａ変換器、５は
Ａ／Ｄ変換器であムクロック発生器２より発生する変換
クロックは、被試験Ｄ／Ａ変換器４に供給するディジタ
ルデータの変換速度を規定する。クロック発生器２によ
って発生する変換クロックのスタート及びストップは、
廁御部１からの制御信号によって行なわれる。変換クロ
ックは計数器３によって計数され、被試験Ｄ／Ａｆ換器
４にＤ／Ａ変換出力が順次増大するディジタルコードを
出力する。以上の変換クロックとＤ／Ａ変換出力との関
係を第７図（−）及び（ｂ）に示す。被試験Ｄ／Ａ変換
器４の変換出力は、比較基準となるＡ／Ｄ変換器５によ
って第７図（ｃｌの様に変換クロック速度と等しい変換
命令速度に従って再度ディジタル信号に変換される。被
試験Ｄ／Ａ変換器４に加えた入力ディジタルコードと、
期待されるＤ／Ａ変換出力のレベルに差異を生ずる場合
には、Ａ／Ｄ変換器５の出力ディジタルコードとの間に
差を生ずることになる。従って入出力ディジタルコード
を制御部１によって比較することで被試験Ｄ／Ａ変換器
４の変換特性を知ることができる。
ロック図である。図において１は制御部、２−はクロッ
ク発生器、３は計数器、４は被試験Ｄ／Ａ変換器、５は
Ａ／Ｄ変換器であムクロック発生器２より発生する変換
クロックは、被試験Ｄ／Ａ変換器４に供給するディジタ
ルデータの変換速度を規定する。クロック発生器２によ
って発生する変換クロックのスタート及びストップは、
廁御部１からの制御信号によって行なわれる。変換クロ
ックは計数器３によって計数され、被試験Ｄ／Ａｆ換器
４にＤ／Ａ変換出力が順次増大するディジタルコードを
出力する。以上の変換クロックとＤ／Ａ変換出力との関
係を第７図（−）及び（ｂ）に示す。被試験Ｄ／Ａ変換
器４の変換出力は、比較基準となるＡ／Ｄ変換器５によ
って第７図（ｃｌの様に変換クロック速度と等しい変換
命令速度に従って再度ディジタル信号に変換される。被
試験Ｄ／Ａ変換器４に加えた入力ディジタルコードと、
期待されるＤ／Ａ変換出力のレベルに差異を生ずる場合
には、Ａ／Ｄ変換器５の出力ディジタルコードとの間に
差を生ずることになる。従って入出力ディジタルコード
を制御部１によって比較することで被試験Ｄ／Ａ変換器
４の変換特性を知ることができる。
上記の従来例では、被試験Ｄ／Ａ変換器４を試験するた
めの比較基準となるＡ／Ｄ変換器５には、前者に比較し
て高い分解能が要求されるいしかし、同一分解能のＤ／
Ａ変換器とＡ／Ｄ変換器の最高変換速度を比べた場合に
Ａ／Ｄ’＆換器が劣るのが一般的である。また更に、変
換速度が最高変換速度に近づくにつれて、Ａ／Ｄ変換器
の実効的な分解能は低下をきたす問題がある。従って、
以上の理由から従来例では被試験Ｄ／Ａ変換器４に対し
てＡ／Ｄ変換器５の分解能を十分高く保たなければなら
ない必要から、Ａ／Ｄ変換器５の変換速度を高速化でき
ない問題があった。このため、被試験Ｄ／Ａ’＆摩器が
高速変換を行なう場合の試験には適用できない欠点があ
った。
めの比較基準となるＡ／Ｄ変換器５には、前者に比較し
て高い分解能が要求されるいしかし、同一分解能のＤ／
Ａ変換器とＡ／Ｄ変換器の最高変換速度を比べた場合に
Ａ／Ｄ’＆換器が劣るのが一般的である。また更に、変
換速度が最高変換速度に近づくにつれて、Ａ／Ｄ変換器
の実効的な分解能は低下をきたす問題がある。従って、
以上の理由から従来例では被試験Ｄ／Ａ変換器４に対し
てＡ／Ｄ変換器５の分解能を十分高く保たなければなら
ない必要から、Ａ／Ｄ変換器５の変換速度を高速化でき
ない問題があった。このため、被試験Ｄ／Ａ’＆摩器が
高速変換を行なう場合の試験には適用できない欠点があ
った。
本発明の目的は、従来例で問題であった被試験Ｄ／Ａ変
換器の最高変換速度付近での動特性を一高精度に試験可
能な試験方式を提供することにある。
換器の最高変換速度付近での動特性を一高精度に試験可
能な試験方式を提供することにある。
被試験Ｄ／Ａ変換器とＡ／Ｄ変換器との変換速度が等し
い場合には、従来例で述べた様にＡ／Ｄ変換器の実効的
な分解能の低下を避けることは困難である。そこで本発
明は、被試験Ｄ／Ａ変換器の変換りａツクを分周したも
のをＡ／Ｄ変換、器の変換クロックとすることによって
、Ａ／Ｄ変換器の変換クロック周波数を被試験Ｄ／Ａ変
換器に比べて分局比分の−に低減し、これによりて、Ａ
／Ｄ変換器を分解能の型下しない低速で動作させること
が可能となり、試験精度の高精度化が期待できる。更に
分局比倍に得られたＡ／Ｄ変換器の出力ディジタルデー
タを−Ｈメモリに記憶した後に、計算機を用いてデータ
の並べ換え操作を行なう。これによって等測的にＡ／Ｄ
変換器を被試験Ｄ／Ａ変換器と同一以上の変換クロック
で動作させたのと同じ結果を得ることができるものであ
る。
い場合には、従来例で述べた様にＡ／Ｄ変換器の実効的
な分解能の低下を避けることは困難である。そこで本発
明は、被試験Ｄ／Ａ変換器の変換りａツクを分周したも
のをＡ／Ｄ変換、器の変換クロックとすることによって
、Ａ／Ｄ変換器の変換クロック周波数を被試験Ｄ／Ａ変
換器に比べて分局比分の−に低減し、これによりて、Ａ
／Ｄ変換器を分解能の型下しない低速で動作させること
が可能となり、試験精度の高精度化が期待できる。更に
分局比倍に得られたＡ／Ｄ変換器の出力ディジタルデー
タを−Ｈメモリに記憶した後に、計算機を用いてデータ
の並べ換え操作を行なう。これによって等測的にＡ／Ｄ
変換器を被試験Ｄ／Ａ変換器と同一以上の変換クロック
で動作させたのと同じ結果を得ることができるものであ
る。
以下、本発明を図面忙示した実施例によって詳細に説明
する。 。
する。 。
矛１図は矛１の実施例であり、図において２はクロック
発生器、４は被試験Ｄ／Ａ変換器、５はＡ／Ｄ変換器、
６は周波数シンセサイザ、７はパターン発生器、８はロ
ーパスフィルタ１．９はメそり、１０は分周器、１１は
計算機である。
発生器、４は被試験Ｄ／Ａ変換器、５はＡ／Ｄ変換器、
６は周波数シンセサイザ、７はパターン発生器、８はロ
ーパスフィルタ１．９はメそり、１０は分周器、１１は
計算機である。
周波数シンセサイザ６によって被試験Ｄ／Ａ変換器４の
変換速度を規定する低位相雑音の基準周波数ｆ０を発生
する。クロック発生器２は基準周波数ｆｏＫ同期した低
ジツタの変換・クロックを発生する。パターン発生器７
は、被試験Ｄ／Ａ変換器４のビット数に対応したディジ
タル試験データを発生する。発生データは変換クロック
周波数ｆ０に同期したビット数のパラレルデータであり
、任意の試験データの繰返し発生が可能である。被試験
Ｄ／Ａ変換器４の出力アナログ信号は、被試験Ｄ／Ａｆ
換器の分解能以上の高い分解能を持った基準Ａ／Ｄ変換
器５によってＡ／Ｄ変換される。被試験Ｄ／Ａ変換器４
とＡ／Ｄ変換器５の間和は、被試験Ｄ／Ａ変換器４の出
力に含まれる高調波成分による折返し誤差を防ぐために
、ローパスフィルタ８を挿入している。また、Ａ／Ｄ変
換器５に供給する変換クロックは、クロック発生器２の
出力周波数ｆ０を分局器１０によってＭ分周した周波数
ｆ、／ Ｍとする。
変換速度を規定する低位相雑音の基準周波数ｆ０を発生
する。クロック発生器２は基準周波数ｆｏＫ同期した低
ジツタの変換・クロックを発生する。パターン発生器７
は、被試験Ｄ／Ａ変換器４のビット数に対応したディジ
タル試験データを発生する。発生データは変換クロック
周波数ｆ０に同期したビット数のパラレルデータであり
、任意の試験データの繰返し発生が可能である。被試験
Ｄ／Ａ変換器４の出力アナログ信号は、被試験Ｄ／Ａｆ
換器の分解能以上の高い分解能を持った基準Ａ／Ｄ変換
器５によってＡ／Ｄ変換される。被試験Ｄ／Ａ変換器４
とＡ／Ｄ変換器５の間和は、被試験Ｄ／Ａ変換器４の出
力に含まれる高調波成分による折返し誤差を防ぐために
、ローパスフィルタ８を挿入している。また、Ａ／Ｄ変
換器５に供給する変換クロックは、クロック発生器２の
出力周波数ｆ０を分局器１０によってＭ分周した周波数
ｆ、／ Ｍとする。
以上に述べた方法によって、Ａ／Ｄ変換器５は被試験Ｄ
／Ａ変換器４の出力データを基本周波数ｆ０のＭ周期毎
にＡ／Ｄ変換することができる。その出力データは、メ
モリ９に記憶した後に計算機１１によりて解析する。
／Ａ変換器４の出力データを基本周波数ｆ０のＭ周期毎
にＡ／Ｄ変換することができる。その出力データは、メ
モリ９に記憶した後に計算機１１によりて解析する。
次に上記の実施例を第２図を用いて更に詳細に説明する
。この図では、被試験Ｄ／Ａ変換器４は３ビツトの例を
示している。第２図（ｔＬｌは、被試験Ｄ／Ａ変換器４
の入力データを示し、縦軸は入力コードを２進数で示し
ている。横軸は時間を示している。第２図１ｅＬｌでは
、パターン発生器７によって、３ビツトの被試験Ｄ／Ａ
変換器４の全８レベルの入力コードを３周期分繰返し発
生させた場合を示す。
。この図では、被試験Ｄ／Ａ変換器４は３ビツトの例を
示している。第２図（ｔＬｌは、被試験Ｄ／Ａ変換器４
の入力データを示し、縦軸は入力コードを２進数で示し
ている。横軸は時間を示している。第２図１ｅＬｌでは
、パターン発生器７によって、３ビツトの被試験Ｄ／Ａ
変換器４の全８レベルの入力コードを３周期分繰返し発
生させた場合を示す。
第２図（ｂｌは、Ａ／ＤｙＲ換器５の変換クロックのタ
イミングを示し、被試験Ｄ／Ａ変換器４の変換クロック
周波数ｆ、に対して分局数Ｍ（第２図（ｂｌではＭ−５
の例を示す）毎にＡ／Ｄ変換する。ここで、Ａ／Ｄ変換
のタイミングは、被試験Ｄ／Ａ変換器の各出カッベル（
矛２図（ａ））の中心になる様に設定している。
イミングを示し、被試験Ｄ／Ａ変換器４の変換クロック
周波数ｆ、に対して分局数Ｍ（第２図（ｂｌではＭ−５
の例を示す）毎にＡ／Ｄ変換する。ここで、Ａ／Ｄ変換
のタイミングは、被試験Ｄ／Ａ変換器の各出カッベル（
矛２図（ａ））の中心になる様に設定している。
以上の様に、分局数Ｍと被試験Ｄ／Ａ変換器４０分解能
に対応した全８レベルの入力コードの繰返し数とを一致
させることによって、第２図（Ｃ）に示す様に被試験Ｄ
／ Ａ変換器４の分解能３ビット分圧対応したＡ／Ｄ
’＆換器５の８レベルの出力コードを■〜のの様に得る
ことができる。
に対応した全８レベルの入力コードの繰返し数とを一致
させることによって、第２図（Ｃ）に示す様に被試験Ｄ
／ Ａ変換器４の分解能３ビット分圧対応したＡ／Ｄ
’＆換器５の８レベルの出力コードを■〜のの様に得る
ことができる。
この出力コードを第２図１ｄ）の様な順序に並べ換える
ことで、あたかも被試験Ｄ／Ａ変換器４の入力コードを
周波数ｆｏ毎にＡ／Ｄ変換したのと等価な結果を得るこ
とができる。
ことで、あたかも被試験Ｄ／Ａ変換器４の入力コードを
周波数ｆｏ毎にＡ／Ｄ変換したのと等価な結果を得るこ
とができる。
以上の関係を維持するための被試験Ｄ／Ａ変換器４の変
換クロック周波数ｆ６＋分解能ｎビット、また、Ａ／Ｄ
変換器５の変換クロック周波数’ＡＤ ’分周数Ｍとの
間には、次の関係が成り立つ。
換クロック周波数ｆ６＋分解能ｎビット、また、Ａ／Ｄ
変換器５の変換クロック周波数’ＡＤ ’分周数Ｍとの
間には、次の関係が成り立つ。
ｆＡＤ−ｆ、／ Ｍ
（ただし、Ｍはデータ数Ｎｗｍ２ｎに対して素の関係）
次忙、第２図（Ｃ）の出力データを第２図（ｄｉの順序
に並べ換える方法を第２図を例に説明する。
に並べ換える方法を第２図を例に説明する。
第２図（司に示した被試験Ｄ／Ａ変換器４の入力コード
に付した０から２３までの番号に対してＮ５ｗ２”の乗
合を求めることで、第２図（ｄｌへの再生順序を決める
ことができる。ここで、Ｎ■２ｎの乗合をｍｏｄ（Ｎと
表わせば、第２図の例では２．１−８となりｍｏｄ （
８１：の順序で並べ換えれば良い。
に付した０から２３までの番号に対してＮ５ｗ２”の乗
合を求めることで、第２図（ｄｌへの再生順序を決める
ことができる。ここで、Ｎ■２ｎの乗合をｍｏｄ（Ｎと
表わせば、第２図の例では２．１−８となりｍｏｄ （
８１：の順序で並べ換えれば良い。
すなわち、第２図（４）の６番に対するｍｏｄ （８）
は６であり、これに対応するＡ／Ｄ出力データｌｃｌに
示した■の出力コードは、６番目に並べ換えれば良い。
は６であり、これに対応するＡ／Ｄ出力データｌｃｌに
示した■の出力コードは、６番目に並べ換えれば良い。
同様に第２図＋ｌＬ）の１５に対するｍｏｄ （８）は
７であり、これに対応するＡ／Ｄ出力データ（Ｃ）に示
す■の出力コードは、７番目に並べ換えれば良いことが
わかる。この並べ換え操作は計算機１１Ｖｃよりて行な
う。
７であり、これに対応するＡ／Ｄ出力データ（Ｃ）に示
す■の出力コードは、７番目に並べ換えれば良いことが
わかる。この並べ換え操作は計算機１１Ｖｃよりて行な
う。
以上述べた様に、本実施例によれば、分周器１０の分周
比Ｍを太き（選ぶことによってＡ／Ｄ変換器５の変換ク
ロック速度を被試験Ｄ／Ａ変換器４の変換クロック速度
に対して１／Ｍに低減することが可能となる。これによ
って、被試験Ｄ／Ａ変換器４を最高変換速度で動作させ
ても基本Ａ／Ｄ変換器５を動特性の低下しない低い変換
クロッ速度で動作させることが可能となり、従来例に比
べて高精度の動特性試験手段を提供できる。
比Ｍを太き（選ぶことによってＡ／Ｄ変換器５の変換ク
ロック速度を被試験Ｄ／Ａ変換器４の変換クロック速度
に対して１／Ｍに低減することが可能となる。これによ
って、被試験Ｄ／Ａ変換器４を最高変換速度で動作させ
ても基本Ａ／Ｄ変換器５を動特性の低下しない低い変換
クロッ速度で動作させることが可能となり、従来例に比
べて高精度の動特性試験手段を提供できる。
次に本発明の第２の実施例を第３図を用いて説明する。
第３図は、第１図の構成図に対して可変遅延回路１２を
付加したものである。基本動作は第１の実施例と同様で
あるが、分周器１０の出力時間を遅延するための可変遅
延回路１２を設けていもこれによって、被試験Ｄ／Ａ変
換器４の出力レベルに対して、Ａ／Ｄ変換器５のＡ／Ｄ
変換を行なうタイミングを可変する。
付加したものである。基本動作は第１の実施例と同様で
あるが、分周器１０の出力時間を遅延するための可変遅
延回路１２を設けていもこれによって、被試験Ｄ／Ａ変
換器４の出力レベルに対して、Ａ／Ｄ変換器５のＡ／Ｄ
変換を行なうタイミングを可変する。
第４図は、第２図と同様に３ビツトの被試験Ｄ／Ａ変換
器の２ａ−８レベルを試験する場合を示している。第４
図（４）は、第２図（ｃＬ）に付したＯから２３の入力
コードの内の、Ｏから７までを示しており、８以後の２
周期分は省略している。
器の２ａ−８レベルを試験する場合を示している。第４
図（４）は、第２図（ｃＬ）に付したＯから２３の入力
コードの内の、Ｏから７までを示しており、８以後の２
周期分は省略している。
可変遅延回路１２の遅延時間ｔｄをｔｄ −ｔｄ、■Δ
ｔと設定した場合を第４図＋ｂｌの■に示す。このタイ
ミングで得られたＡ／Ｄ変換データを、ａｔｂｌ、Ｃ１
とすれば、先に述べたｍｏｄ （Ｈに従って、第４図（
Ｃ）の様に並べ換えることができる。
ｔと設定した場合を第４図＋ｂｌの■に示す。このタイ
ミングで得られたＡ／Ｄ変換データを、ａｔｂｌ、Ｃ１
とすれば、先に述べたｍｏｄ （Ｈに従って、第４図（
Ｃ）の様に並べ換えることができる。
同様にｔｄ ！ ｔｄ、■２Δｔとすることで４２．ｂ
２゜Ｃ２の位置でのデータを得ることが可能となり、以
後同様にΔｔづつ遅延量を増大することで各出力レベル
の詳細なＡ／Ｄ変換データを得ることができる。すなわ
ち、遅延時間ｔｄをΔｔづつ増大した場合の再生出力デ
ータを順次、計算機１１によって台底することで第４図
（Ｃ）に示す様に実際には周波数ｆ、／ Ｍ間隔でＡ／
Ｄ変換したにもかかわらず、等測的にｆ、以上の周波数
でＡ／Ｄ変換したのに等しい詳細な再出力データが得ら
れることになる。
２゜Ｃ２の位置でのデータを得ることが可能となり、以
後同様にΔｔづつ遅延量を増大することで各出力レベル
の詳細なＡ／Ｄ変換データを得ることができる。すなわ
ち、遅延時間ｔｄをΔｔづつ増大した場合の再生出力デ
ータを順次、計算機１１によって台底することで第４図
（Ｃ）に示す様に実際には周波数ｆ、／ Ｍ間隔でＡ／
Ｄ変換したにもかかわらず、等測的にｆ、以上の周波数
でＡ／Ｄ変換したのに等しい詳細な再出力データが得ら
れることになる。
次に再生出力データの計算機１１による解析手法につい
て述べる。
て述べる。
第５図に被試験Ｄ／Ａ変換器４０４レベルをＡ／Ｄ変換
した場合の例を示す。破線で示したＡは被試験Ｄ／Ａ変
換器４に与えたディジタルコードに対応した期待される
アナログ信号のレベルを表わす。また実線Ｂは、破線人
の各レベルの中点を結んだ直線を示す。ＣはＡ／Ｄ変換
器５の出力コード（黒丸で示す）に相等するレベルを結
んだ線であり、破線Ａとの差分が、被試験Ｄ／Ａ変換器
４の変換誤差に相当する。変換誤差は、次の手順で求め
ることができる。被試験Ｄ／Ａ変換器４に与えるディジ
タルコード忙対して理想特性を与える実線Ｂは容易に計
算することができる。次に、Ｃの各レベルの中心座標を
（ｚｌ、＞１ ）から（ｓ４．ｙ４）まで計算する。こ
の中心座標のにおけるν軸の値と実線Ｂとの差分が変換
誤差となる。各レベルにおける変換誤差を図中にｅｌか
らＣ４で示す。
した場合の例を示す。破線で示したＡは被試験Ｄ／Ａ変
換器４に与えたディジタルコードに対応した期待される
アナログ信号のレベルを表わす。また実線Ｂは、破線人
の各レベルの中点を結んだ直線を示す。ＣはＡ／Ｄ変換
器５の出力コード（黒丸で示す）に相等するレベルを結
んだ線であり、破線Ａとの差分が、被試験Ｄ／Ａ変換器
４の変換誤差に相当する。変換誤差は、次の手順で求め
ることができる。被試験Ｄ／Ａ変換器４に与えるディジ
タルコード忙対して理想特性を与える実線Ｂは容易に計
算することができる。次に、Ｃの各レベルの中心座標を
（ｚｌ、＞１ ）から（ｓ４．ｙ４）まで計算する。こ
の中心座標のにおけるν軸の値と実線Ｂとの差分が変換
誤差となる。各レベルにおける変換誤差を図中にｅｌか
らＣ４で示す。
以上の処理を被試験Ｄ／Ａ変換器４の全ディジタルコー
ドに対して行なうことによって、各ディジタルコードの
変換誤差を高精度で知ることができる。
ドに対して行なうことによって、各ディジタルコードの
変換誤差を高精度で知ることができる。
〔発明の効果〕 ・
本発明によれば、被試験Ｄ／Ａ変換器の変換速度に対し
て、基準となるＡ／Ｄ変換器の変換速度を低速にして試
験を行なうことができる。
て、基準となるＡ／Ｄ変換器の変換速度を低速にして試
験を行なうことができる。
このため、Ａ／Ｄ変換器の分解能の低下を避けることが
可能となり、従来困難であった被試験Ｄ／Ａ変換器の最
高変換速度付近における試験を高精度で行なえる試験手
段を提供することができる。
可能となり、従来困難であった被試験Ｄ／Ａ変換器の最
高変換速度付近における試験を高精度で行なえる試験手
段を提供することができる。
第１図は本発明の第１の実施例を適用したＤ／Ａ変換器
試験方式のプクツク図、第２図は第１図の実施例の動作
説明図、第３図は本発明の第２の実施例を適用したＤ／
Ａ変換器試験方式のブロック図、第４図は第３図の実施
例の動作説明図、第５図は変換誤差の計算方法を説明す
る図、第６図は従来の試験方式のブロック図。 第７図は第６図の試験方式の動作説明図であム２・・・
クロック発生器、４・・・被試験Ｄ／Ａ変換器、 ５・、−Ａ／Ｄ変換器、 ６・・・周波数シンセサイザ、 ７・・・パターン発生器、 ８・・・ローパスフィルタ、 ９・・・メモリ、 １０・・・分局器、 １１・・・計算機、 １２・・・可変遅延回路。 ＼ ゝ
試験方式のプクツク図、第２図は第１図の実施例の動作
説明図、第３図は本発明の第２の実施例を適用したＤ／
Ａ変換器試験方式のブロック図、第４図は第３図の実施
例の動作説明図、第５図は変換誤差の計算方法を説明す
る図、第６図は従来の試験方式のブロック図。 第７図は第６図の試験方式の動作説明図であム２・・・
クロック発生器、４・・・被試験Ｄ／Ａ変換器、 ５・、−Ａ／Ｄ変換器、 ６・・・周波数シンセサイザ、 ７・・・パターン発生器、 ８・・・ローパスフィルタ、 ９・・・メモリ、 １０・・・分局器、 １１・・・計算機、 １２・・・可変遅延回路。 ＼ ゝ
Claims (1)
- 【特許請求の範囲】 １、被試験対象のＤ／Ａ変換器の変換速度を規定するた
めの変換クロック発生手段と、該変換クロック発生手段
より発生した変換クロックに同期して上記Ｄ／Ａ変換器
へ任意の試験ディジタルデータを供給するための試験デ
ータ発生手段と、上記Ｄ／Ａ変換器の出力アナログ信号
を基準Ａ／Ｄ変換器により逆変換して得たディジタルデ
ータを記憶し計算機によてディジタル処理を行なう手段
とを有するＤ／Ａ変換器の試験方式において、上記Ｄ／
Ａ変換器に加える変換クロック発生手段の出力変換クロ
ックを分周手段によつて分周せしめ、その分周して得た
クロックによつて前記Ａ／Ｄ変換器の変換クロックを規
定し、得られたＡ／Ｄ変換器のディジタルデータから上
記Ｄ／Ａ変換器を試験することを特徴とするＤ／Ａ変換
器の試験方式。 ２、上記分局手段の出力を可変遅延手段により任意の遅
延量遅延せしめて上記Ａ／Ｄ変換器に供給しすることに
より被試験対象のＤ／Ａ変換器の変換クロックとＡ／Ｄ
変換器の変換クロックとの相互間のタイミングを可変し
、得られたＡ／Ｄ変換器のディジタルデータから上記Ｄ
／Ａ変換器を試験することを特徴とする特許請求の範囲
第１項記載のＤ／Ａ変換器の試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15400285A JPS6215930A (ja) | 1985-07-15 | 1985-07-15 | Ｄ／ａ変換器の試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15400285A JPS6215930A (ja) | 1985-07-15 | 1985-07-15 | Ｄ／ａ変換器の試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6215930A true JPS6215930A (ja) | 1987-01-24 |
Family
ID=15574765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15400285A Pending JPS6215930A (ja) | 1985-07-15 | 1985-07-15 | Ｄ／ａ変換器の試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6215930A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10377098B2 (en) | 2011-07-07 | 2019-08-13 | Automated Packaging Systems, Inc. | Air cushion inflation machine |
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-
1985
- 1985-07-15 JP JP15400285A patent/JPS6215930A/ja active Pending
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