JPS62159230A - Instruction prefetching device - Google Patents
Instruction prefetching deviceInfo
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- JPS62159230A JPS62159230A JP32386A JP32386A JPS62159230A JP S62159230 A JPS62159230 A JP S62159230A JP 32386 A JP32386 A JP 32386A JP 32386 A JP32386 A JP 32386A JP S62159230 A JPS62159230 A JP S62159230A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置の命令シーケンスのステップに
含まれる分岐条件判定ステップ実行処理に先立って判定
結果を予測しつつ次の命令の先取りを行なう命令先取り
装置に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention predicts the judgment result prior to execution processing of the branch condition judgment step included in the step of the instruction sequence of an information processing device and preempts the next instruction. The present invention relates to an instruction prefetching device.
従来、分岐ヒストリテーブルを用いて分岐予測を行なう
命令先取り装置としては、例えば特開昭５９−９１５５
０号公報に見られる装置が存在する。この従来装置は分
岐命令の７ドレスを指定する情報とその分岐命令の分岐
先アドレスを含む分岐情報とを対にして分岐ヒストリテ
ーブルに登録しておき、命令先取り動作としてキャッシ
ュメモリから命令を取出す時に、先取りする命令のアド
レスが分岐命令のアドレスとして分岐ヒストリテーブル
に登録されているか否かを調べ、登録されていれば対応
する分岐先アドレスを用いて次の命令先取り動作を行な
うよう制御するもので、分岐ヒストリテーブルに登録さ
れた情報が誤っていた場合には、その命令の分岐条件の
判定を行った後に分岐ヒストリテーブルの対応する情報
を更新し、その後に後続の命令の先取りをやり直すよう
構成されている。Conventionally, as an instruction prefetch device that performs branch prediction using a branch history table, for example, Japanese Patent Laid-Open No. 59-9155
There is a device as seen in Publication No. 0. In this conventional device, information specifying the 7 addresses of a branch instruction and branch information including the branch destination address of the branch instruction are registered as a pair in a branch history table, and when the instruction is fetched from the cache memory as an instruction prefetch operation. , it checks whether the address of the instruction to be prefetched is registered in the branch history table as the address of a branch instruction, and if it is registered, the next instruction is prefetched using the corresponding branch destination address. , if the information registered in the branch history table is incorrect, the corresponding information in the branch history table is updated after determining the branch condition of that instruction, and then the prefetching of the subsequent instruction is re-performed. has been done.
前記の従来技術においては、頻繁に発生するキャッシュ
メモリの書換え等によって分岐ヒストリテーブルの内容
が古くなって、キャッシュメモリから取出された命令が
分岐命令でないにもかかわらず、その命令のアドレスに
対応する分岐情報が分岐ヒストリテーブルに登録されて
いて、その分岐先アドレスに従って命令の先取り動作が
行なわれてしまった場合、後続の正しい命令が取り出さ
れるのは、誤った分岐情報を持っていた命令の分岐条件
判定ステップが終了した後のこととなり、分岐命令の高
速処理をめざす分岐ヒストリテーブル技術が逆に他の命
令の処理速度の低下を招いてしまうという欠点がある。In the above-mentioned conventional technology, the contents of the branch history table become outdated due to frequent cache memory rewriting, etc., and even though the instruction fetched from the cache memory is not a branch instruction, the address of the instruction corresponds to that instruction. If branch information is registered in the branch history table and an instruction is prefetched according to the branch destination address, the subsequent correct instruction will be taken from the branch of the instruction that had incorrect branch information. This occurs after the condition determination step has been completed, and the branch history table technique, which aims at high-speed processing of branch instructions, has the disadvantage that it actually causes a decrease in the processing speed of other instructions.
本発明はこのような従来の欠点を解消したもので、その
目的は、分岐命令でない命令に対する分岐情報が分岐ヒ
ストリテーブルに登録されていたため誤った命令先取り
動作が行われた場合、速やかに正しい後続の命令先取り
動作を行ない得るようにすることにある。The present invention eliminates these conventional drawbacks, and its purpose is to quickly update the correct successor when an incorrect instruction prefetch operation is performed because branch information for instructions that are not branch instructions is registered in the branch history table. The purpose of the present invention is to enable prefetching of instructions.
本発明の命令先取り装置は、上記目的を達成するために
、情報処理装置における命令先取り装置において、
分岐命令のアドレスを指定する情報と該分岐命令の分岐
先アドレスを含む分岐情報とを対にして複数対記憶する
分岐ヒストリテーブル手段と、命令先取り動作を行なう
際に、該命令先取り動作において先取りされる命令のア
ドレスを指定する情報が前記分岐ヒストリテーブル手段
に登録されているか否かを調べる第１の点検手段と、前
記命令先取り動作によって先取りされた命令が分岐命令
であるか否かを調べる第２の点検手段と、
前記第１の点検手段による登録の判明に応答して、前記
分岐ヒストリテーブル手段から対応する分岐情報を読出
し該分岐情報に従って命令先取り動作を継続せしめるよ
う制御し、且つ前記第１および第２の点検手段の結果に
応答して分岐命令でもないのに登録されていた分岐先ア
ドレスに従って誤った命令先取り動作が行なわれた時に
は、前記先取りされた命令の分岐条件判定ステップの終
了を待たずに後続の誤った命令先取り動作を是正せしめ
るよう制御する命令先取り制御手段とを備える。In order to achieve the above object, the instruction prefetching device of the present invention pairs information specifying the address of a branch instruction with branch information including the branch destination address of the branch instruction in the instruction prefetching device in an information processing device. A branch history table means for storing a plurality of pairs, and a first step for checking whether information specifying an address of an instruction to be prefetched in the instruction prefetching operation is registered in the branch history table means when performing an instruction prefetching operation. a second checking means for checking whether the instruction prefetched by the instruction prefetching operation is a branch instruction; and a second checking means for checking whether the instruction prefetched by the instruction prefetching operation is a branch instruction; Reads the corresponding branch information from the means, controls to continue the instruction prefetch operation according to the branch information, and in response to the results of the first and second checking means, checks the branch destination that was registered even though it was not a branch instruction. The instruction preemption control means is provided for controlling to correct the subsequent erroneous instruction prefetching operation without waiting for the completion of a branch condition determination step of the prefetched instruction when an erroneous instruction prefetching operation is performed according to an address.
命令先取り動作によって先取りされた命令が分岐命令で
ないにもかかわらず、その命令のアドレスに対応する分
岐情報が分岐ヒストリテーブル手段に登録されていて、
その分岐先アドレスに従って誤った命令先取り動作が行
なわれると、命令先取り制御手段は、命令の分岐条件判
定ステップの終了を待たずに後続の誤った命令先取り動
作を是正する。Although the instruction prefetched by the instruction prefetch operation is not a branch instruction, branch information corresponding to the address of the instruction is registered in the branch history table means,
If an erroneous instruction prefetching operation is performed according to the branch destination address, the instruction prefetching control means corrects the subsequent erroneous instruction prefetching operation without waiting for the completion of the instruction branch condition determination step.
次に本発明について図面を参照して詳細に説明する。 Next, the present invention will be explained in detail with reference to the drawings.
第１図を参照すると本発明の一実施例は、命令アドレス
生成回路（ＩＡ）４０１、命令アドレス変換回路（ＩＴ
）４０２、命令解読回路（ＩＤ）４０３、オペランドア
ドレス生成回路（ＯＡ） ４０４ 、オペランドアドレ
ス変換回路（○Ｔ） ４０５ 、オペランド記憶回路を
有するオペランド読出し回路（○Ｃ）４０６、命令実行
回路（ＥＸ） ４０７ 、命令記憶回路（Ｉ Ｃ） ４
０８ 、命令バッファ４０９、分岐ヒストリテーブル（
Ｂ ＨＴ） ４１０ 、命令アドレスレジスタ４１１、
命令アドレス加算回路４１２、分岐情報バッファ４１３
、命令整列回路４１４、分岐情報切換回路４１５、分岐
情報レジスタ４１６，４１７，４１８，４１９，４２０
、選択回路４２１，４２２ 、命令先取り制御回路４２
３、。Referring to FIG. 1, one embodiment of the present invention includes an instruction address generation circuit (IA) 401, an instruction address translation circuit (IT
) 402, instruction decoding circuit (ID) 403, operand address generation circuit (OA) 404, operand address conversion circuit (○T) 405, operand reading circuit with operand storage circuit (○C) 406, instruction execution circuit (EX) 407, instruction storage circuit (IC) 4
08, instruction buffer 409, branch history table (
BHT) 410, instruction address register 411,
Instruction address addition circuit 412, branch information buffer 413
, instruction alignment circuit 414, branch information switching circuit 415, branch information registers 416, 417, 418, 419, 420
, selection circuits 421, 422, instruction prefetch control circuit 42
3.
Ａステージ予７１１！Ｉ確認回路４２４、ＯＴステージ
予測確認回路４２５、ＯＣステージ予測ｌｉｔ認回路４
２６、ＥＸステージ予測確認回路４２７、命令アドレス
リカバレジスタ４２８、アドレス生成回路４３０，４３
１，４３２゜比較回路４３３、レジスタ４３４，４３５
、フリップフロップ４３６，４３７，４３８，４３９
，４４０，４４１から構成されている。A stage preparation 711! I confirmation circuit 424, OT stage prediction confirmation circuit 425, OC stage prediction lit confirmation circuit 4
26, EX stage prediction confirmation circuit 427, instruction address recovery register 428, address generation circuit 430, 43
1,432° comparison circuit 433, registers 434, 435
, flip-flops 436, 437, 438, 439
, 440, 441.
なお、分岐ヒストリテーブル４１０が分岐ヒストリテー
ブル手段及び第１の点検手段＊１を構成し、命令解読回
路４０３が第２の点検手段＊２を構成し、命令先取り制
御回路４２３とＯＡＸステージ予測確認回路４２４命令
先取り制御手段を構成する。Note that the branch history table 410 constitutes the branch history table means and the first inspection means *1, the instruction decoding circuit 403 constitutes the second inspection means *2, and the instruction prefetch control circuit 423 and the OAX stage prediction confirmation circuit 424 instruction prefetch control means.
命令記憶回路４０８およびオペランド読出し回路４０６
内のオペランド記憶回路は共に主記憶装置そのものであ
ってもよく、さらに命令記憶回路４０８が主記憶装置の
命令部の一部の写しである命令キャツシュメモリ５前記
オペランド記憶回路が主記憶装置のオペランド部の一部
の写しであるオペランドキャッシュメモリとして構成し
ても良い。Instruction storage circuit 408 and operand read circuit 406
Both of the operand storage circuits in the instruction cache memory 5 may be the main memory itself, and the instruction storage circuit 408 is a copy of a part of the instruction section of the main memory. It may also be configured as an operand cache memory that is a copy of a portion of the section.
本発明は前述の命令の処理単位に対応した装置構成を必
ずしも有する必要はなく、例えば命令アドレス生成回路
４０１ とオペランドアドレス生成回路４０４．命令ア
ドレス変換回路４０２とオペランドアドレス変換回路４
０５．命令記憶回路４０８とオペランド読出し回路４０
６内の記憶回路が共用されたコンビュータンステムにお
いても適用され得る。The present invention does not necessarily need to have a device configuration corresponding to the above-mentioned instruction processing unit; for example, an instruction address generation circuit 401, an operand address generation circuit 404, etc. Instruction address conversion circuit 402 and operand address conversion circuit 4
05. Instruction storage circuit 408 and operand reading circuit 40
The present invention can also be applied to a converter system in which the memory circuits within the 6 are shared.
第１図において、分岐ヒストリテーブル（ＢＨＴ） ４
１０は分岐命令のアドレスを指定する情報と該分岐命令
の実行の予測としての分岐成否フラグ（Ｖ）と分岐先ア
ドレスとを第３図に示すように対にして記憶している。In Figure 1, branch history table (BHT) 4
10 stores information specifying the address of a branch instruction, a branch success/failure flag (V) as a prediction of execution of the branch instruction, and a branch destination address in pairs as shown in FIG.
命令記憶回路４０８に対する命令アドレスレジスタ（Ｉ
ＡＲ）４１１は、命令読出しのリクエストアドレスを保
持して命令の続出し動作を実行する。An instruction address register (I) for the instruction storage circuit 408
AR) 411 holds the instruction read request address and executes the instruction successive output operation.
さらに命令アドレスレジスタ （ＩＡＲ）４１１は分岐
ヒストリテーブル（ＢＨＴ）４１０および命令アドレス
加算回路４１２に信号線ｌＯ１を介して接続されている
。レジスタ４１１の内容は分岐ヒストリテーブル（ＢＨ
Ｔ）４１０を索引し、読出されるべき命令のアドレスが
それに登録されているか否かを示す信号を信号線１０６
に出力する。登録されていれば対応する分岐先アドレス
が信号線１０５に続出される。登録されていなければ命
令アドレス加算回路４１２により後続の命令語の命令先
取りのためのアドレスが生成される。Further, an instruction address register (IAR) 411 is connected to a branch history table (BHT) 410 and an instruction address addition circuit 412 via a signal line IO1. The contents of register 411 are branch history table (BH
T) 410 and sends a signal to the signal line 106 indicating whether the address of the instruction to be read is registered therein.
Output to. If registered, the corresponding branch destination address is successively output to the signal line 105. If it is not registered, the instruction address addition circuit 412 generates an address for prefetching the instruction of the subsequent instruction word.
命令アドレス加算回路４１２は１回のリクエストで読出
される命令語を８Ｂｙｔｅと仮定したとき単に“ＩＡＲ
＋８″を出力１０７に生成する回路である。命令バッフ
ァ４０９は、命令記憶回路４０８から読出された８Ｂｙ
ｔｅの先取り命令語を蓄積し命令処理部への命令の供給
における待ち行列（Ｑ ｕｅｕｅ）を形成する。命令整
列回路４１４は、命令バッファ４０９が空のとき信号線
１０２を介して命令記憶回路４０８から読み出される。The instruction address addition circuit 412 simply adds “IAR” when assuming that the instruction word read in one request is 8 bytes.
This is a circuit that generates +8″ as the output 107.
The prefetched instruction words of te are accumulated to form a queue for supplying instructions to the instruction processing unit. The instruction alignment circuit 414 is read from the instruction storage circuit 408 via the signal line 102 when the instruction buffer 409 is empty.
８Ｂｙｔｅの命令語に対応して、また命令バッファ４０
９が空でないとき信号線１０３を介して前記命令バッフ
ァに貯えられる８Ｂｙｔｅの命令語に対応してそれぞれ
命令を抽出して信号線１０４を介して命令解読回路４０
３に命令を供給する回路である。Corresponding to the 8-byte instruction word, an instruction buffer 40 is also provided.
9 is not empty, each instruction is extracted corresponding to the 8-byte instruction word stored in the instruction buffer via the signal line 103 and sent to the instruction decoding circuit 40 via the signal line 104.
This is a circuit that supplies instructions to 3.
命令解読回路４０３は信号線１０４を介して命令語が与
えられると、その命令語長を信号線１１２を介して分岐
情報レジスタ４１７へ報告するとともに、その命令が分
岐命令（無条件分岐命令１条件分岐命令など分岐動作を
行ない得る命令）であるか否かを信号線１１３を介して
ＯＡＸステージ予測確認回路４２４報告し、さらに、そ
の命令が無条件分岐命令であるか否かと、計数分岐命令
（Ｂｒａｎｃｈ ｏｎｃｏｕｎｔ命令：以降ＢＣＴ命令
と呼ぶ）であるか否かを信号線１１４を介してレジスタ
４３５ヘセノトする機能を有する。When the instruction decoding circuit 403 receives an instruction word via the signal line 104, it reports the length of the instruction word to the branch information register 417 via the signal line 112, and also indicates that the instruction is a branch instruction (unconditional branch instruction 1 condition). The OAX stage prediction confirmation circuit 424 reports via the signal line 113 whether the instruction is an instruction that can perform a branch operation such as a branch instruction, and further reports whether the instruction is an unconditional branch instruction or not and whether the instruction is a counting branch instruction ( It has a function of notifying the register 435 via the signal line 114 whether or not it is a branch oncount instruction (hereinafter referred to as a BCT instruction).
分岐情報バッファ４１３は、命令バッファ４０９に格納
される命令語に対して用意されておりその命令語中に分
岐成功と予測された分岐命令が存在すれば、第７図に示
す該分岐命令の分岐情報を格納する回路であり、分岐命
令のアドレスは信号線１０１を介して、また分岐情報と
しての分岐先アドレスおよびＶビットは分岐ヒストリテ
ーブル（ＢＨＴ）４１０から信号線１０５を介してそれ
ぞれセントされ、分岐成功と予測さた分岐命令が存在し
なければ、Ｖビットは０に、命令アドレスは信号線１０
１を介してそれぞれセットされる。The branch information buffer 413 is prepared for the instruction word stored in the instruction buffer 409, and if there is a branch instruction predicted to be a successful branch in the instruction word, the branch information buffer 413 is prepared for the instruction word stored in the instruction buffer 409. It is a circuit for storing information, and the address of a branch instruction is sent via a signal line 101, and the branch destination address and V bit as branch information are sent from a branch history table (BHT) 410 via a signal line 105. If there is no branch instruction predicted as a successful branch, the V bit is set to 0 and the instruction address is set to signal line 10.
1 respectively.
分岐情報切換回路４１５は、命令バッファ４０９が空の
とき信号線１０１および１０５を介して与えられる前記
分岐情報を、そうでないときは分岐情報バッファ４１３
を介して与えられる前記分岐情報をそれぞれ出力する。The branch information switching circuit 415 transfers the branch information provided via the signal lines 101 and 105 when the instruction buffer 409 is empty, and transfers the branch information to the branch information buffer 413 when the instruction buffer 409 is empty.
The branch information given through the respective branch information is output.
レジスタ４１６ 、４１７および４１８はそれぞれ分岐
命令の各処理ステージに対応し、第８図に示す分岐情報
を保持する。分岐情報レジスタ４１９ 、４２０はその
分岐先アドレス部を該分岐命令の実行によって生成され
る実際の分岐先アドレスに置き換えて保持するレジスタ
である。Registers 416, 417 and 418 each correspond to each processing stage of a branch instruction and hold branch information shown in FIG. The branch information registers 419 and 420 are registers that replace and hold the branch destination address part with the actual branch destination address generated by execution of the branch instruction.
アドレス生成回路４３０，４３１．４３２は、それぞれ
分岐情報レジスタ４１７，４１８．４２０に保持される
分岐命令のアドレスと、該分岐命令自身の命令語長とを
加算して分岐Ｎ０ＧＯ側の命令の命令アドレスを生成す
る。The address generation circuits 430, 431, and 432 add the address of the branch instruction held in the branch information registers 417, 418, and 420, respectively, and the instruction word length of the branch instruction itself to generate the instruction address of the instruction on the branch N0GO side. generate.
オペランドアドレス生成回路４０４は、命令の指定する
オペランドアドレスを生成するとともに、命令がＢＣＴ
命令である場合、そのＢＣＴ命令によって指定された汎
用レジスタの保持する計数動作を行なうための値を信号
線１２０を介して比較回路４３３へ出力する機能を有す
る。The operand address generation circuit 404 generates an operand address specified by an instruction, and also generates an operand address specified by an instruction.
If it is an instruction, it has a function of outputting a value for performing a counting operation held in a general-purpose register specified by the BCT instruction to the comparison circuit 433 via the signal line 120.
ＯＡステージ予測確認回路４２４は、命令解読回路４０
３で解読した命令が分岐命令でないのに、対応する分岐
情報が分岐ヒストリテーブルから続出されたか否かを検
出する回路であり、信号線１１３を介して命令の解読結
果を、信号線１１５を介して分岐情報レジスタ４１６の
保持する■ビットをそれぞれ受取り、分岐命令でないの
に■ビットが１である時にはＯＡステージ予測失敗信号
を信号線１２１を介して命令先取り制御回路４２３とフ
リップフロップ４３６へ出力する。The OA stage prediction confirmation circuit 424 is the instruction decoder circuit 40
This circuit detects whether or not the corresponding branch information has been repeatedly output from the branch history table even though the instruction decoded in step 3 is not a branch instruction. receives the ■ bit held in the branch information register 416, and when the ■ bit is 1 even though it is not a branch instruction, outputs an OA stage prediction failure signal to the instruction prefetch control circuit 423 and flip-flop 436 via the signal line 121. .
比較回路４３３は、信号線１２０を介して与えられる計
数値と値“ｌ”を比較し、計数値が１であれば計数値ｌ
信号を信号線１２３を介してＯＴステージ予測確認回路
４２５へ出力する。The comparison circuit 433 compares the count value given via the signal line 120 with the value "l", and if the count value is 1, the count value l
The signal is output to the OT stage prediction confirmation circuit 425 via the signal line 123.
ＯＴステージ予ｆｉｌｌ確認回路４２５は、ＯＡステー
ジ予測確認回路４２４の出力するＯＡステージ予測失敗
信号を保持するフリップフロップ４３６の出力。The OT stage prefill confirmation circuit 425 is the output of a flip-flop 436 that holds the OA stage prediction failure signal output from the OA stage prediction confirmation circuit 424 .
命令が無条件分岐命令であるかＢＣＴ命令であるかを保
持するレジスタ４３５の出力、比較回路４３３の出力す
る計数値１信号、および分岐情報レジスタ４１８の保持
するｖビットより、無条件分岐命令なのに対応する分岐
情報のＶビットがＯである時、およびＢＣＴ命令で且つ
計数値ｌ信号が出力されない即ち分岐を行なう時なのに
対応する分岐情報の■ビットがＯである時には、信号線
１２９を介して命令先取り制御回路４２３へ○Ｔステー
ジ予測失敗信号を、信号線１３０を介してフリップフロ
ップ４３７へＯＴステージＢＨＴ更新指示信号を、信号
線１３１を介してフリップフロップ４３８と選択回路４
２１へＯＴステージＧｏ先取り指示信号をそれぞれ出力
し、ＢＣＴ命令で且つ計数値１信号が出力された、即ち
、分岐を行なわない時なのに対応する分岐情報の■ビッ
トが１である時には、信号線１２９と信号線１３０へそ
れぞれＯＴステージ予測失敗信号とＯＴステージＢＨＴ
更新指示信号を出力する。From the output of the register 435 that holds whether the instruction is an unconditional branch instruction or a BCT instruction, the count value 1 signal output from the comparator circuit 433, and the v bit held by the branch information register 418, even though it is an unconditional branch instruction, When the V bit of the corresponding branch information is O, and when the ■ bit of the corresponding branch information is O even though it is a BCT instruction and the count value l signal is not output, that is, when a branch is executed, ○T stage prediction failure signal to instruction prefetch control circuit 423, OT stage BHT update instruction signal to flip-flop 437 via signal line 130, flip-flop 438 and selection circuit 4 via signal line 131
21, and when the BCT instruction and the count value 1 signal are output, that is, when the corresponding branch information bit is 1 even though no branching is performed, the signal line 129 and the OT stage prediction failure signal and OT stage BHT to the signal line 130, respectively.
Outputs an update instruction signal.
選択回路４２１は、ＯＴステージ予測確認回路４２５の
出力する○ＴステージＧｏ先取り指示信号が１である時
は命令アドレス変換回路４０２の出力する分岐先アドレ
スを、０である時はアドレス生成回路４３１の出力する
分岐Ｎ０ＧＯ側のアドレスを選択する。The selection circuit 421 selects the branch destination address output from the instruction address conversion circuit 402 when the ○T stage Go prefetch instruction signal output from the OT stage prediction confirmation circuit 425 is 1, and selects the branch destination address output from the instruction address conversion circuit 402 when it is 0. Select the address on the branch N0GO side to output.
ｏＣステージ予測確認回路４２６は、ＯＴステージＢＨ
Ｔ更新指示信号を保持するフリップフロップ４３７の出
力、ＯＴステージＧＯ先取り指示信号を保持するフリッ
プフロップ４３８の出力、命令アドレス変換回路４０２
の出力する分岐先アドレス。The oC stage prediction confirmation circuit 426
The output of the flip-flop 437 that holds the T update instruction signal, the output of the flip-flop 438 that holds the OT stage GO prefetch instruction signal, and the instruction address conversion circuit 402.
Branch destination address to output.
及び分岐情報レジスタ４１８の保持する予測された分岐
先アドレスとＶビットより、■ビットが１で分岐ＧＯと
予測され、実際の分岐先アドレスと予測された分岐先ア
ドレスが異なっていて更にＯＴステージ以前で予測の失
敗が検出されていない時には、信号線１４０を介してＯ
Ｃステージ予測失敗信号を命令先取り制御回路４２３へ
、信号線１５６を介してフリップフロップ４３９へＯＣ
ステージＢＨＴ更新指示信号を、信号線１４１を介して
フリップフロップ４４０へ○ＣステージＧＯ先取り指示
信号をそれぞれ出力する。From the predicted branch destination address held in the branch information register 418 and the V bit, the ■ bit is 1 and the branch is predicted to GO, and the actual branch destination address and the predicted branch destination address are different, and furthermore, before the OT stage. When no prediction failure is detected in the signal line 140, the O
OC the C stage prediction failure signal to the instruction prefetch control circuit 423 and to the flip-flop 439 via the signal line 156.
A stage BHT update instruction signal and a C stage GO prefetch instruction signal are output to the flip-flop 440 via the signal line 141, respectively.
ＥＸステージ予測確認回路４２７は、ＯＣステージＢＨ
Ｔ更新指示信号を保持するフリップフロップ４３９の出
力、ＯＣステージＧＯ先取り指示信号を保持するフリッ
プフロップ４４０の出力１分岐情報レジスタ４１９の保
持するＶビット、及び命令実行回路４０７の出力する分
岐成否信号より、実際の分岐成否とＶビットが異なり、
且つ、ＯＣステージ以前の予測失敗の検出にともなう先
取りのやり直しが行なわれていない時には、信号線１４
７を介して命令先取り制御回路４２３へＥＸステージ予
測失敗信号を、また、信号ｖＡ１４８を介して同じく命
令先取り制御回路４２３とフリップフロップ４４１へＥ
ＸステージＢＨＴ更新指示信号を出力する。EX stage prediction confirmation circuit 427 performs OC stage BH
From the output of the flip-flop 439 that holds the T update instruction signal, the output of the flip-flop 440 that holds the OC stage GO prefetch instruction signal, the V bit held by the 1 branch information register 419, and the branch success/failure signal output from the instruction execution circuit 407. , the actual branch success/failure and the V bit are different,
In addition, when the prefetching is not performed again due to the detection of a prediction failure before the OC stage, the signal line 14 is
7 to the instruction prefetch control circuit 423, and also to the instruction prefetch control circuit 423 and flip-flop 441 via the signal vA148.
Outputs an X stage BHT update instruction signal.
選択回路４２２は分岐成否信号線１４９の状態に応答し
て該信号線の状態が分岐ＧＯを示すとき、信号線１５２
を介して与えられる分岐情報レジスタ４２０の保持する
分岐先アドレスを選択し、分岐Ｎ０ＧＯを示す時には信
号線１５３を介して与えられるアドレス生成回路４３２
の出力を選択し、その出力を信号線１５５を介してレジ
スタ４３４と命令アドレスリカバレジスタ４２８へ供給
する。In response to the state of the branch success/failure signal line 149, the selection circuit 422 selects the signal line 152 when the state of the signal line indicates branch GO.
When selecting the branch destination address held in the branch information register 420 given via the signal line 153 and indicating branch N0GO, the address generation circuit 432 given via the signal line 153
and supplies the output to register 434 and instruction address recovery register 428 via signal line 155.
レジスタ４３４は、分岐予測が失敗した時に、分岐ヒス
トリテーブル（ＢＨＴ）４１０を更新するためのもので
あり、命令アドレスリカバレジスタ４２８は命令アドレ
スレジスタ （ＩＡＲ）４１１に分岐ヒストリテーブル
４１０の内容を更新するためのライトアドレスがセット
された後に命令先取りのための新たなアドレスを供給す
るためのものである。The register 434 is for updating the branch history table (BHT) 410 when branch prediction fails, and the instruction address recovery register 428 updates the contents of the branch history table 410 in the instruction address register (IAR) 411. This is to supply a new address for instruction prefetching after the write address for the instruction has been set.
命令先取り制御回路４２３ハ、信号ｍ１２１，１２９．
１４０゜１４７を介してそれぞれ与えられるＯＡ、ＯＴ
、ＯＣ，ＥＸ各ステージの予測失敗信号、及び信号線１
４８を介して与えられるＥＸステージＢＩＴ更新指示信
号に基づいて、命令アドレスレジスタ（ＩＡＲ）４１１
の入力と、命令アドレスリカバレジスタ４２６の入力と
を制御する回路である。Instruction prefetch control circuit 423c, signals m121, 129 .
OA and OT given through 140° and 147 respectively
, OC, EX each stage prediction failure signal, and signal line 1
Based on the EX stage BIT update instruction signal given via 48, the instruction address register (IAR) 411
This circuit controls the input of the instruction address recovery register 426 and the input of the instruction address recovery register 426.
第１６図を参照すると、第１図に示す本発明の実施例に
おける命令の処理は、次の８つの処理単位に分けられる
。Referring to FIG. 16, the instruction processing in the embodiment of the present invention shown in FIG. 1 is divided into the following eight processing units.
（ＩＩＩＡＩＣステージすべき命令アドレス（論理アド
レス）が生成される。(IIIAIC An instruction address (logical address) to be staged is generated.
［２１１７ステージ：生成された命令アドレスのアドレ
ス変換が行なわれる。[2117 stage: Address translation of the generated instruction address is performed.
＋３１１ｃステージ：変換された命令の実アドレスで記
憶装置から命令が読出さ
れる。+311c stage: The instruction is read from the storage device at the translated real address of the instruction.
＋４１１Ｄステージ：続出された命令が解読される。+411D stage: Successive instructions are decoded.
＋５１０Ａステージ：解読された命令のオペランドアド
レス（論理アドレス）が
生成される。+510A stage: The operand address (logical address) of the decoded instruction is generated.
（６１０７ステージ：生成されたオペランドアドレスの
アドレス変換が行なわれ
る。(Stage 6107: Address translation of the generated operand address is performed.
（７） ＯＣステージ：変換されたオペランドの実アド
レスで記憶装置からオペラ
ンドが読出される。(7) OC stage: The operand is read from the storage device at the translated real address of the operand.
＋８１ＥＸステージ：命令が実行される。+81EX stage: The instruction is executed.
上述のＩＴステージ及びＯＴステージのアドレス変換に
おいてアドレス変換バッファを設は必要な変換テーブル
が該アドレス変換バッファに存在すれば上記アドレス変
換処理は高速に実行し得る。If an address translation buffer is provided for the address translation in the IT stage and the OT stage, and the necessary translation table exists in the address translation buffer, the address translation process can be executed at high speed.
また、上述のＩＣステージおよびＯＣステージの命令お
よびオペランドの続出し動作において主記憶装置のデー
タの一部の写しを保持するキャッシュメモリを設は必要
な命令およびオペランドが該キャッシュメモリに存在す
ればＩＣステージおよびＯＣステージの処理は高速に行
ない得る。In addition, in the above-mentioned IC stage and OC stage instruction and operand retrieval operations, a cache memory that holds a copy of part of the data in the main memory is provided, and if the necessary instructions and operands exist in the cache memory, the IC stage Processing of stages and OC stages can be done quickly.
上述（７）ＩＴ、ＯＴおよびＩＣ，ＱＣ（７）各ステー
ジの高速処理が可能なとき、複数の命令の処理の流れを
無駄なく実行する８段のパイプライン制御が可能である
。(7) IT, OT, IC, QC (7) When high-speed processing at each stage is possible, eight-stage pipeline control is possible to efficiently execute the processing flow of multiple instructions.
次に分岐ヒストリテーブル（ＢＨＴ） ４１０ 、 Ｏ
Ａ、ＯＴ、ＱＣ，ＥＸ各ステージの予測確認回路４２４
．４２５，４２６．４２７および命令先取り制御回路４
２３のブロック図とタイムチャートを参照しながら本実
施例の動作を詳細に説明する。Next, branch history table (BHT) 410, O
Prediction confirmation circuit 424 for each stage of A, OT, QC, EX
．． 425, 426, 427 and instruction prefetch control circuit 4
The operation of this embodiment will be described in detail with reference to the block diagram and time chart of No. 23.
第２図を参照すると分岐ヒストリテーブル（ＢＨＴ）４
１０は、ディレクトリ記憶部５０１、データ記憶部５０
２、テスト回路５０３，５０４，５０５，５０６ 、プ
ライオリティ回路５０７、レベル選択回路５０８、およ
びオア回路５０９を備えている。記憶部５０１および５
０２は、１回のリクエストに対して命令記憶回路４０８
から続出される命令語の単位をブロックの単位とし、セ
ット数ｍ、レベル数ｎの記憶部である。Referring to Figure 2, branch history table (BHT) 4
10, a directory storage section 501, a data storage section 50;
2, test circuits 503, 504, 505, 506, a priority circuit 507, a level selection circuit 508, and an OR circuit 509. Storage units 501 and 5
02 is the instruction storage circuit 408 for one request.
The unit of instruction words successively issued from the block is a unit of block, and the storage unit has m sets and n levels.
第３図を参照すると、記憶部５０１には分岐命令の命令
アドレスの一部とその内容が有効か否かを示すＶビット
が格納され、記憶部５０２には分岐先アドレスの実アド
レスが格納されている。前記■ピントは対応する分岐ヒ
ストリテーブル（ＢＨＴ）４１０のワードの有効性を示
すと同時に該分岐命令の実行の予測としての分岐成否フ
ラグの機能を有する。Referring to FIG. 3, a part of the instruction address of a branch instruction and a V bit indicating whether or not its contents are valid are stored in a storage unit 501, and a real address of a branch destination address is stored in a storage unit 502. ing. The ■ pinto indicates the validity of the word in the corresponding branch history table (BHT) 410, and at the same time has the function of a branch success/failure flag as a prediction of execution of the branch instruction.
この分岐ヒストリテーブル（ＢＩＴ）４１０への索引は
以下のようなセットアソシアティブ法によって行なわれ
る。Indexing into the branch history table (BIT) 410 is performed by the set associative method as described below.
第２図に示されるテスト回路５０３ 、５０４ 、５０
５及び５０６はテーブル４１０の各レベルに対応して命
令アドレスレジスタ（ＩＡＲ）４１１に保持されるリク
エストアドレスが各レベルのＢＨＴ−ＡＡｉ （ｉは
レベルに対応するサフィクスを示す）に登録されている
か否かを示す信号を信号線１１３０．１１３１゜１１３
２、１１３３に出力する。第４図を参照すると、テスト
回路５０３，５０４．５０５および５０６のそれぞれは
、−数回路７０１および大小比較回路７０２から構成さ
れている。Test circuits 503, 504, 50 shown in FIG.
5 and 506 indicate whether the request address held in the instruction address register (IAR) 411 corresponding to each level of the table 410 is registered in the BHT-AAi (i indicates a suffix corresponding to the level) of each level. The signal indicating the
2, output to 1133. Referring to FIG. 4, each of the test circuits 503, 504, 505, and 506 includes a minus number circuit 701 and a magnitude comparison circuit 702.
前記−数回路７０１では、命令アドレスレジスフ（ＩＡ
Ｒ）４１１に保持されるリクエストアドレスの一部［Ａ
Ｒ（： ４−１７）をセットアドレスとして続出された
記憶部５０１の各レベルの内容と前記レジスタ４１１の
内容ＩＡＲ（： ４−１７）とが比較され、等しいアド
レスが存在するが否かを検出する。−数回路７０１の出
力により命令アドレスレジスタ（ＩＡＲ）４１１に保持
されるリクエストアドレスで続出されるべき命令語の８
Ｂｙｔｅブロツク中にすでに分岐ヒストリテーブル（Ｂ
ＨＴ）４］０に登録された分岐命令が存在するか否かが
判明する。しかしリクエストアドレスとそれが読出すべ
き分岐命令との対応をとるには上記一致検出のみでは不
十分である。第５図を参照すると、１回のリクエストで
読出される８Ｂｙｔｅの命令語のブロック中に２Ｂｙｔ
ｅ命令ＢＣＯ，Ａ、ＢＣＩ。The minus number circuit 701 inputs an instruction address register (IA
R) Part of the request address held in 411 [A
The contents of each level of the storage unit 501 successively read out using R (: 4-17) as a set address are compared with the contents IAR (: 4-17) of the register 411, and it is detected whether or not an equal address exists. do. - 8 of the instruction words to be successively issued at the request address held in the instruction address register (IAR) 411 by the output of the number circuit 701;
The branch history table (B
HT)4] It is determined whether or not there is a branch instruction registered in 0. However, the above-mentioned coincidence detection alone is not sufficient to establish a correspondence between the request address and the branch instruction from which it should be read. Referring to FIG.
e-instruction BCO, A, BCI.
ＢＯ２の４個の命令が存在する。命令ＢＣＯ，ＢＣｌ、
ＢＯ２が共に分岐成功と予測された分岐命令であるとき
には、各々の分岐命令は共にそのアドレスの一部が記憶
部（ＢＨＴ−ＡＡ）５０１に登録される。このとき他の
分岐命令がら命令へに分岐して命令Ａのアドレス＜Ａ＞
が前記命令語のブロックを読出すためのリクエストアド
レスとして命令アドレスレジスタ（ＩＡＲ）４１１に保
持されるときには、分岐ヒストリテーブル（ＢＨＴ）４
１０から読出されるべき分岐命令の情報は命令の実行の
経路から分岐命令ＢＣＩの情報でなければならない。There are four instructions of BO2. Instructions BCO, BCl,
When both BO2 are branch instructions predicted to be branch successes, part of the address of each branch instruction is registered in the storage unit (BHT-AA) 501. At this time, other branch instructions branch to the instruction A's address <A>.
is held in the instruction address register (IAR) 411 as a request address for reading the block of instruction words, the branch history table (BHT) 4
The branch instruction information to be read from 10 must be the information of the branch instruction BCI from the instruction execution path.
従って前記レジスタ（ＩＡＲ）４１１に保持されるリク
エストアドレスと前記記憶部（ＢＨＴ−ＡＡ ｉ ”）
５０１に保持される分岐命令のアドレスとの関係が上
記の一致条件とともに次式の関係が成立するとき、対応
するレベルのＢＨＴ−ＨＩＴｉ信号が生成される。なお
、この信号は線１３０〜１３３を介してオア回路５０９
に与えられ、該ＢＨＴ−ＨＩＴｉ信号のオア信号が線１
０６を介して出力され分岐予測信号（ＢＨＴ−ＨＩＴ信
号）となる。Therefore, the request address held in the register (IAR) 411 and the storage unit (BHT-AA i ”)
When the relationship between the address of the branch instruction held in 501 and the above matching condition holds true, the BHT-HITi signal of the corresponding level is generated. Note that this signal is sent to the OR circuit 509 via lines 130 to 133.
is applied to line 1, and the OR signal of the BHT-HITi signal is applied to line 1.
06 and becomes a branch prediction signal (BHT-HIT signal).
ＢＩＴ −ＨＩＴ＋ ＝ （ＴＡＲ（：４ １７） ＝
ＢＨＴ−ＡＡｉ（：４−１７） ）
ｎ （ＩＡＲ（：２９，３０） ≦Ｂ）ＩＴ−ＡＡｉ（
：２９，３０） ）
ｎ ＢＩＴ−ＡＡｉ（Ｖ）
再び第４図を参照すると、前記大小比較回路７０２は、
この条件を実現する回路である。BIT - HIT+ = (TAR(:4 17) =
BHT-AAi(:4-17)) n (IAR(:29,30)≦B)IT-AAi(
:29,30) ) n BIT-AAi(V) Referring again to FIG. 4, the magnitude comparison circuit 702 is
This is a circuit that realizes this condition.
さらに前記信号ＢＨＴ−ＨＩＴｉの条件が２個以上のレ
ベルにおいて成立したとき記憶部５０１の対応するレベ
ル（ＢＨＴ−ＡＡｉ）に保持される分岐命令のアドレス
の８Ｂｙｔｅブロツク内アドレスＢＨＴ−ＡＡ ｉ
（：２９．３０） （７）値の最も小さいレベルが選択
される必要がある。再び第５図を参照すると、命令ＢＣ
ＩおよびＢＯ２の分岐命令関係情報が格納される分岐ヒ
ストリテーブル４１０のレベルで前記信号ＢＨＴ−ＨＩ
Ｔｉ条件が共に成立する。このとき命令の実行の経路か
ら命令ＢＣ１に対するレベルが選択される必要がある。Further, when the condition of the signal BHT-HITi is satisfied at two or more levels, the address BHT-AAi in the 8-byte block of the address of the branch instruction held at the corresponding level (BHT-AAi) in the storage section 501
(:29.30) (7) The level with the smallest value needs to be selected. Referring again to FIG. 5, instruction BC
The signal BHT-HI is set at the level of the branch history table 410 in which branch instruction related information of I and BO2 is stored.
Both Ti conditions are satisfied. At this time, the level for the instruction BC1 needs to be selected from the instruction execution path.
前記プライオリティ回路５０７は、前記信号ＢＨＴＨＩ
Ｔｉの２個以上の成立に対するものであり、この出力に
より記憶部ＢＨＴ−ＤＡ５０２のセントアドレスＩ Ａ
Ｒ（： １８−２８）で示されるエントリの分岐先ア
ドレスがレベル選択回路５０８を介して読出される。The priority circuit 507 receives the signal BHTHI.
This is for the establishment of two or more Ti, and this output sets the cent address IA of the storage unit BHT-DA502.
The branch destination address of the entry indicated by R (: 18-28) is read out via the level selection circuit 508.
第６図を参照すると、前記プライオリティ回路５０７は
アンド回路６０１〜６０４およびオア回路６０５〜６０
８から構成されている。アンド回路６０１〜６０４はｎ
＋１個並列に配置されている。前記第２図におけるレベ
ル選択回路５０８のｎ個のレベルの選択信号は第６図に
おける信号ｖ、、ｖ、、ｖ、、ｖ。Referring to FIG. 6, the priority circuit 507 includes AND circuits 601-604 and OR circuits 605-60.
It consists of 8. AND circuits 601 to 604 are n
+1 pieces are arranged in parallel. The n level selection signals of the level selection circuit 508 in FIG. 2 are the signals v, , v, , v, , v in FIG.
により以下のように与えられる。is given as follows.
ｖｏのとき Ｖ、Ｌ、、 Ｖ６Ｌ、、・
、 Ｖ、Ｌ、ＩＶ、・Ｖ、（７）とき Ｖル
ｏ、 Ｖ＋Ｌ＋、 ・・・、 ｌｌ＋Ｌ−Ｖ、・ν＋’
ｖｚのとき ＶｚＬｏ、 ＶｔＬ＋、 −、ＶｚＬ
、ｌｖ、 ・Ｌ −Ｖｔ −Ｖｓノとき Ｖｔｌ、＋、
ｌｈＬ＋、 −、ＶｓＬｌ１以上のようにして第２図
におけるレベル選択回路５０８から読出された分岐情報
は第１図の命令記憶回路４０８から読出される命令と対
応づけることが可能である。For vo: V, L,, V6L,...
, V, L, IV, ・V, (7) When Vruo, V+L+, ..., ll+L-V, ・ν+'
When vz VzLo, VtL+, -, VzL
, lv, ・L −Vt −Vs Vtl, +,
lhL+, -, VsLl1 The branch information read from the level selection circuit 508 in FIG. 2 in the above manner can be associated with the instruction read from the instruction storage circuit 408 in FIG.
第９図には、命令記憶回路４０８における命令と分岐ヒ
ストリテーブル（ＢＨＴ）４１０における分岐情報の上
記対応関係が示されている。命令の実行順序が命令ＡＯ
，分岐命令ＢＣＯ，Ｂ１．ＢＣ１、Ｂ２．Ｂ３．ＢＣ２
，ＣＩ、Ｃ２・・・と予測された場合である。なお、＜
Ａ＞はＡ命令のアドレスを、ＢＣｊは分岐命令をそれぞ
れ示す。FIG. 9 shows the above-mentioned correspondence between instructions in the instruction storage circuit 408 and branch information in the branch history table (BHT) 410. Instruction execution order is instruction AO
, branch instruction BCO, B1. BC1, B2. B3. BC2
, CI, C2... In addition, <
A> indicates the address of the A instruction, and BCj indicates a branch instruction.
第１０図を参照すると、第９図に示した分岐ヒストリテ
ーブル（ＢＨＴ）４１０による命令先取り動作は次のよ
うにされる。リクエストアドレスの命令アドレスレジス
タ４１１のセットに応答して命令記憶回路４０８から命
令語が読出され、これと同時にテーブル（ＢＨＴ）４１
０が索引される。信号線１０６を介してＢＩＴ−ＨＩＴ
信号が出力されると記憶部ＢＨＴ−ＤＡ５０２の分岐先
アドレス〈Ｂ１〉がアドレスレジスタ４１１にセントさ
れ、次の命令先取りが行なわれる。前記信号線１０６を
介してＢＨＴ−ＨＩＴ信号が出力されないときには命令
アドレス加算回路４１２に命令Ａの８バイト境界アドレ
ス（Ａ）が与えられ、「８」加算されたアドレスが出力
され、次の命令先取りが逐次行なわれる。Referring to FIG. 10, the instruction prefetch operation by the branch history table (BHT) 410 shown in FIG. 9 is performed as follows. In response to the setting of the instruction address register 411 of the request address, an instruction word is read from the instruction storage circuit 408, and at the same time, the table (BHT) 41 is read out.
0 is indexed. BIT-HIT via signal line 106
When the signal is output, the branch destination address <B1> of the storage section BHT-DA 502 is written to the address register 411, and the next instruction is prefetched. When the BHT-HIT signal is not output through the signal line 106, the 8-byte boundary address (A) of the instruction A is given to the instruction address addition circuit 412, and the address added by "8" is output, and the next instruction is prefetched. are performed sequentially.
以上の命令の先取りに従えば命令記憶回路４０８から読
出される命令語は、テーブル（ＢＨＴ）４１０の内容に
よる予測に従って順次読出され、命令バッファ４０９に
は予測された命令の実行順に格納することが可能である
。According to the above instruction prefetch, the instruction words read from the instruction storage circuit 408 are read out sequentially according to the prediction based on the contents of the table (BHT) 410, and are stored in the instruction buffer 409 in the predicted execution order of the instructions. It is possible.
このときたとえ信号ＢＨＴ−ＨＩＴが出力されても分岐
予測方向と反対側の命令先取り動作を一部付なわせしめ
た後に分岐予測方向の命令先取り動作を行なってもよい
。At this time, even if the signal BHT-HIT is output, the instruction prefetch operation in the branch prediction direction may be performed after a part of the instruction prefetch operation in the opposite direction to the branch prediction direction is performed.
以上のようにして命令先取りされた命令が分岐命令で第
１図の命令整列回路４１４により命令解読回路４０３に
導かれたとき同時に該分岐命令に対応する分岐情報が最
初の分岐情報レジスタ４１６ （ＱＲＯ）にセットさ
れる。When the instruction prefetched as described above is a branch instruction and guided to the instruction decoding circuit 403 by the instruction alignment circuit 414 in FIG. ) is set.
以降前記分岐命令の処理の進行に伴い、前記分岐情報が
順次筒２．第３．第４、第５の分岐情報レジスタ （Ｑ
Ｒ１） ４１７． （ＱＲ２） ４１Ｂ、 （ＱＲ３）
４１９、 （ＱＲ４） ４２０ ヘと転送される。そし
てＯＡ。Thereafter, as the processing of the branch instruction progresses, the branch information is sequentially transferred to cylinder 2. Third. Fourth and fifth branch information registers (Q
R1) 417. (QR2) 41B, (QR3)
Transferred to 419, (QR4) 420. And OA.
ＯＴ、ＱＣ，ＥＸ各ｘテージの予測確認回路４２４゜４
２５、４２６．４２７によって該分岐命令の実際の実行
処理結果と対応する前記分岐情報とが各ステージ毎にチ
ェックされる。Prediction confirmation circuit for each x stage of OT, QC, EX 424゜4
25, 426, and 427, the actual execution processing result of the branch instruction and the corresponding branch information are checked at each stage.
第１１図を参照すると、前記ＯＡステージ予測確認回路
４２４は、フリップフロップ１１０１．１１０２．ノッ
ト回路１１０３．およびアンド回路１１０４から構成さ
れている。フリップフロップ１１０１．１１０２にはそ
れぞれ信号線１１３を介して命令解読回路４０３の出力
する分岐命令を示す信号と、信号線１１５を介して分岐
情報レジスタ（ＱＲＯ）４１６の保持するＶビットとが
セットされる。ノット回路１１０３とアンド回路１１０
４とによって、フリップフロップ１１０１の出力が“０
”で且つフリップフロップ１１０２の出力が“１”であ
る時、即ち命令を解読した結果、分岐命令ではない命令
なのに対応する分岐情報が存在し、その分岐情報に従っ
て命令先取りが行なわれた時には、信号線１２１にＯＡ
ステージ予測失敗信号を出力する。Referring to FIG. 11, the OA stage prediction confirmation circuit 424 includes flip-flops 1101.1102. Knot circuit 1103. and an AND circuit 1104. A signal indicating a branch instruction outputted from the instruction decoding circuit 403 via a signal line 113 and a V bit held by a branch information register (QRO) 416 are set in flip-flops 1101 and 1102, respectively, via a signal line 115. Ru. NOT circuit 1103 and AND circuit 110
4, the output of the flip-flop 1101 becomes “0”.
” and the output of the flip-flop 1102 is “1”, that is, as a result of decoding the instruction, there is branch information corresponding to an instruction that is not a branch instruction, and the instruction is prefetched according to the branch information, the signal is OA to line 121
Output stage prediction failure signal.
第１２図を参照すると、前記ＯＴステージ予測確認回路
４２５は、フリップフロップ１２０１ 、１２０２．１
２０３゜１２０４と真偽回路１２０６．１２０７と、ア
ンド回路１２０８゜１２０９．１２１０．およびオア回
路１２１１，１２１２．１２１３とから構成されている
。フリップフロップ１２０１．１２０２には、レジスタ
４３５の保持する無条件ブランチ命令を示すビットと、
ＢＣＴ命令を示すビットが信号線１２２を介してそれぞ
れセットされ、フリップフロップ１２０３には信号線１
２３を介して比較回路４３３の出力する計数値１信号が
セントされ、フリップフロップ１２０４には分岐情報レ
ジスタ（ＱＲＩ）の保持するＶビットが信号線１２６を
介してセットされ、オア回路１２１３には信号線１４４
を介してＯＡステージ予測確認回路４２４が出力し且つ
フリップフロップ４３６に保持されたＯＡステージ予測
失敗信号の出力が与えられる。真偽回路１２０６．１２
０７．アンド回路１２０Ｂ、 １２０９．１２１０によ
ってフリップフロップ１２０１、１２０４の出力がそれ
ぞれ“１”、“０”すなわち無条件ブランチ命令である
のに対応する分岐情報が存在しなくて分岐ＧＯ側への命
令先取りが行なわれなかったときには、アンド回路１２
０日の出力が“１″になり、フリップフロップ１２０２
．１２０３゜１２０４の出力がそれぞれ“１”、“０”
、“０″である時すなわちＢＣＴ命令であってそのＢＣ
Ｔ命令で指定された汎用レジスタの保持する計数値が“
１”ではなくて分岐を行なうＢＣＴ命令であるのに対応
する分岐命令が存在しなくて分岐ＧＯ側への先取り動作
が行なわれなかった時にはアンド回路１２０９の出力が
“１″になり、フリップフロップ１２０２．１２０３．
１２０４の出力が全て“１”の時すなわちＢＣＴ命令で
あってそのＢＣＴ命令で指定された汎用レジスタの保持
する計数値が“１”であって、分岐を行なわないＢＣＴ
命令であるのに対応する分岐情報が存在して分岐Ｇｏ側
へ命令先取り動作が行なわれた時にはアンド回路１２１
０の出力が“１″になる。更に、オア回路１２１１．１
２１２．１２１３によって無条件分岐命令あるいは分岐
を行なうＢＣＴ命令なのに分岐ＧＯ側への命令先取りが
行なわれなかった時には、ＯＴステージＧｏ先取り指示
信号が信号線１３１に、ＯＴステージ予測失敗信号が信
号線１２９に、ＯＴステージＢＩＴ更新指示信号が信号
線１３０にそれぞれ出力される。又、分岐を行なわない
ＢＣＴ命令なのに分岐ＧＯ側への命令先取りが行なわれ
た時には、ＯＴステージ予測失敗信号とＯＴステージＢ
ＩＴ更新指示信号とが出力される。なお、ＯＴステージ
ＢＩＴ更新指示信号は、ＯＡステージで予測の失敗が検
出され、ＯＡステージ予測確認回路４２４より、ＯＡス
テージ予測失敗信号がフリップフロップ４３６にセット
され、その出力が信号ｖＡ１４４を介して与えられた時
にも出力される。Referring to FIG. 12, the OT stage prediction confirmation circuit 425 includes flip-flops 1201 and 1202.1.
203°1204, truth/false circuits 1206.1207, and AND circuits 1208°1209.1210. and OR circuits 1211, 1212, and 1213. The flip-flops 1201 and 1202 include a bit indicating an unconditional branch instruction held in the register 435, and
Bits indicating the BCT command are set via signal line 122, and flip-flop 1203 has signal line 1.
The count value 1 signal output from the comparator circuit 433 is sent to the flip-flop 1204 via the signal line 126, and the V bit held by the branch information register (QRI) is set to the flip-flop 1204 via the signal line 126. line 144
The output of the OA stage prediction failure signal output from the OA stage prediction confirmation circuit 424 and held in the flip-flop 436 is provided through the OA stage prediction confirmation circuit 424 and held in the flip-flop 436. Truth/False Circuit 1206.12
07. The AND circuits 120B and 1209 and 1210 cause the outputs of the flip-flops 1201 and 1204 to be "1" and "0", respectively, which means that they are unconditional branch instructions, but there is no corresponding branch information, so the instructions to the branch GO side cannot be prefetched. If not, AND circuit 12
The output on day 0 becomes “1” and the flip-flop 1202
．． The outputs of 1203° and 1204 are “1” and “0” respectively.
, "0", that is, it is a BCT instruction and its BC
The count held by the general-purpose register specified by the T instruction is “
If the BCT instruction is not ``1'' but a branch, but there is no corresponding branch instruction and the prefetch operation to the branch GO side is not performed, the output of the AND circuit 1209 becomes ``1'', and the flip-flop 1202.1203.
When all the outputs of 1204 are "1", that is, it is a BCT instruction and the count value held in the general-purpose register specified by the BCT instruction is "1", and the BCT does not branch.
When branch information corresponding to an instruction exists and an instruction prefetch operation is performed on the branch Go side, the AND circuit 121
The output of 0 becomes “1”. Furthermore, OR circuit 1211.1
212.1213, when an unconditional branch instruction or a BCT instruction that performs a branch is not prefetched to the branch GO side, the OT stage Go prefetch instruction signal is sent to the signal line 131, and the OT stage prediction failure signal is sent to the signal line 129. Then, an OT stage BIT update instruction signal is output to the signal line 130, respectively. Also, when a BCT instruction that does not perform a branch is prefetched to the branch GO side, an OT stage prediction failure signal and an OT stage B
An IT update instruction signal is output. Note that the OT stage BIT update instruction signal is generated when a prediction failure is detected at the OA stage, and the OA stage prediction confirmation circuit 424 sets an OA stage prediction failure signal in the flip-flop 436, and its output is given via the signal vA144. It is also output when the
第１３図を参照すると前記ＯＣステージ予測確認回路４
２６は、レジスタ１３０１ 、１３０２．フリップフロ
ツブ１３０３．不一致を検出する比較回路１３０６．真
偽回路１３０７．アンド回路１３０８およびオア回路１
３０９．１３１０より構成されている。レジスタ１３０
１には、命令アドレス変換回路４０２より信号線１３３
を介して与えられる分岐命令の命令語より実際に求めら
れた分岐先アドレスがセットされ、同じくレジスタ１３
０２には、分岐情報レジスタ（ＱＲ２） ４１８より信
号線１３７を介して与えられる予測された分岐先アドレ
スがセットされる。フリップフロップ１３０３には同じ
く分岐情報レジスタ （ＱＲ２） ４１Ｂの保持するＶ
ビットがセットされ、真偽回路１３０７とオア回路１３
１０には、ＯＴステージ予測確認回路４２５が出力した
ＯＴステージＢＨＴ更新指示信号と、ＯＴステージＧＯ
先取り指示信号を受けたフリップフロップ４３７，４３
８の出力が、それぞれ信号線１５７と１５８を介して与
えられる。比較回路１３０６と真偽回路１３０７および
アンド回路１３０８によって、比較回路１３０６、フリ
ップフロップ１３０３の出力、信号線１５７がそれぞれ
ｌ″、“１”、”ｏ”、即ち、分岐ヒストリテーブルに
対応する分岐情報が存在し、その分岐情報に従って後続
の命令先取りが行なわれたその命令について、ＯＡ、Ｏ
Ｔステージの予測確認回路で予測の失敗が検出されてい
なくて、なお且つ、予測された分岐先アドレスが実際の
分岐先アドレスと異なっていた時には、アンド回路１３
０８の出力が１”になりＯＣステージ予測失敗信号が信
号線１４０に出力される。同時にオア回路１３０９、１
３１０によってＯＣステージＢＨＴ更新指示信号とＯＣ
ステージＧＯ先取り指示信号がそれぞれ信号線１５６と
１４１上に出力される。又、ＯＣステージＢＨＴ更新指
示信号とＯＣステージＧＯ更新指示信号は、それぞれＯ
Ｔステージ予測確認回路４２５より出力されるＯＴステ
ージＢＩＴ更新指示信号とＯＴステージＧＯ先取り指示
信号とを受けたフリップフロップ４３７，４３８の出力
が１１”となった時にも出力される。Referring to FIG. 13, the OC stage prediction confirmation circuit 4
26 are registers 1301, 1302 . Flip flop 1303. Comparison circuit 1306 for detecting mismatch. Truth/False Circuit 1307. AND circuit 1308 and OR circuit 1
309.1310. register 130
1, the signal line 133 is connected from the instruction address conversion circuit 402.
The branch destination address actually obtained from the instruction word of the branch instruction given via the register 13 is set.
The predicted branch destination address given from the branch information register (QR2) 418 via the signal line 137 is set in 02. The flip-flop 1303 also contains the V held by the branch information register (QR2) 41B.
The bit is set, and the truth/false circuit 1307 and the OR circuit 13
10, the OT stage BHT update instruction signal outputted by the OT stage prediction confirmation circuit 425 and the OT stage GO
Flip-flops 437 and 43 that received the preemption instruction signal
8 outputs are provided via signal lines 157 and 158, respectively. The comparison circuit 1306, the truth/false circuit 1307, and the AND circuit 1308 cause the comparison circuit 1306, the output of the flip-flop 1303, and the signal line 157 to respectively output l'', "1", and "o", that is, branch information corresponding to the branch history table. exists and the subsequent instruction is prefetched according to the branch information, OA, O
When the prediction confirmation circuit of the T stage has not detected a prediction failure and the predicted branch destination address is different from the actual branch destination address, the AND circuit 13
08 becomes 1" and an OC stage prediction failure signal is output to the signal line 140. At the same time, the OR circuits 1309 and 1
310, the OC stage BHT update instruction signal and the OC
Stage GO preemption instruction signals are output on signal lines 156 and 141, respectively. Further, the OC stage BHT update instruction signal and the OC stage GO update instruction signal are
It is also output when the outputs of the flip-flops 437 and 438 that receive the OT stage BIT update instruction signal and the OT stage GO prefetch instruction signal output from the T stage prediction confirmation circuit 425 become 11''.
第１４図を参照すると、前記ＥＸステージ予測確認回路
４２７は、フリップフロップ１４０１．真偽１４０２、
１４０３． １４０４，論理積の否定を求めるナンド
回路１４０５， １４０６．アンド回路１４０７， １
４０８，及びオア回路１４０９から構成されている．真
偽回路１４０２には、信号線１４９を介して命令実行回
路４０７の出力する分岐成否信号が与えられ、フリップ
フロップ１４０１には、分岐情報レジスタ （ＱＲ３）
４１９の保持するＶビットがセットされ、ナンド回路１
４０５． １４０６およびオア回路１４０９につながる
信号線１５９には、ＯＣステージＢＨＴ更新指示信号を
受けたフリップフロップ４３９の出力が与えられ、真偽
回路１４０４には、ＯＣステージＧｏ先取り指示信号を
受けたフリップフロップ４４０の出力が信号線１６０を
介して与えられる。前記の真偽回路１４０２， １４０
３， １４０４．ナンド回路１４０５． １４０６，ア
ンド回路１４０７． １４０８によって、信号線１４９
の分岐成否信号，フリ・７プフロ。Referring to FIG. 14, the EX stage prediction confirmation circuit 427 includes flip-flops 1401. Authenticity 1402,
1403. 1404, NAND circuit for negation of logical product 1405, 1406. AND circuit 1407, 1
408, and an OR circuit 1409. The truth/false circuit 1402 is given a branch success/failure signal output from the instruction execution circuit 407 via a signal line 149, and the flip-flop 1401 has a branch information register (QR3).
The V bit held by 419 is set, and NAND circuit 1
405. 1406 and the signal line 159 connected to the OR circuit 1409 are supplied with the output of the flip-flop 439 that has received the OC stage BHT update instruction signal, and the truth/false circuit 1404 is supplied with the output of the flip-flop 439 that has received the OC stage Go preemption instruction signal. The output of is given via signal line 160. The aforementioned truth/false circuits 1402, 140
3, 1404. NAND circuit 1405. 1406, AND circuit 1407. 1408, signal line 149
Branch success/failure signal, Furi 7 pflo.
プ１４０１の出力，信号線１５９，信号線１６０がそれ
ぞれ“１”、“Ｏ”、“１”、“１”、即ち、予測に従
って後続の命令の先取りを分岐Ｎ０ＧＯ側へ行なったそ
の命令は、実際には分岐Ｇｏであり、分岐成否信号が出
力され、更にＯＣステージまでにその命令についての予
測の失敗が検出されておらず或いは検出されていてもＧ
ｏ側への先取り指示が出力されていないときのみ、アン
ド回路１４０７の出力が”１”になり、同様に信号線１
４９，フリップフロップ１４０１の出力．信号＆？１Ｌ
５９，１６０がそれぞれ“Ｏ”、”１”、“１″，“θ
″，すなわち、分岐ＧＯと予測され、分岐ＧＯ側へ後続
の命令先取りを行なった命令が実際には分岐Ｎ０ＧＯで
あり、分岐成否信号が出力されなくて且つＯＣステージ
までにその命令についての予測の失敗が検出されていな
いか或いは検出されていても同時にＧＯ側への先取り指
示が出ている場合のみ、アンド回路１４０８の出力が“
１”になる。更にオア回路１４ｏ９によって、ＯＣステ
ージまでに予測の人数が検出されているか或いは分岐Ｇ
ｏと予測された命令が実際には分岐Ｎ０ＧＯであり且つ
Ｏｃステージまでに分岐Ｎ０ＧＯ側への先取り指示が出
力されていない時、および分岐Ｎ０ＧＯと予測された命
令が実際には分岐Ｇｏであり且つＯＣステージまでに分
岐ＧＯ側への先取り指示が出力されていない時に、ＥＸ
ステージＢＨＴ更新指示信号が信号線１４８に出力され
る。The output of signal line 1401, signal line 159, and signal line 160 are respectively "1", "O", "1", and "1", that is, the instruction that prefetched the subsequent instruction to the branch N0GO side according to the prediction is In reality, the branch is Go, a branch success/failure signal is output, and even if prediction failure for that instruction has not been detected or has been detected by the OC stage, the branch is Go.
Only when the prefetch instruction to the o side is not output, the output of the AND circuit 1407 becomes "1", and similarly the signal line 1
49, output of flip-flop 1401. signal&? 1L
59, 160 are “O”, “1”, “1”, “θ” respectively
'', that is, the instruction that was predicted to be a branch GO and prefetched the subsequent instruction to the branch GO side was actually a branch N0GO, a branch success/failure signal was not output, and the prediction for that instruction was not completed by the OC stage. The output of the AND circuit 1408 is "
1".Furthermore, the OR circuit 14o9 determines whether the predicted number of people has been detected by the OC stage or if the branch G
When an instruction predicted to be a branch N0GO is actually a branch N0GO, and a prefetch instruction to the branch N0GO side has not been output by the Oc stage, and an instruction predicted to be a branch N0GO is actually a branch Go, and When the preemption instruction to the branch GO side has not been output by the OC stage, EX
A stage BHT update instruction signal is output to signal line 148.
第１５図を参照するき、前記命令先取り制？１１回路４
２３は、フリップフロップ１５０１，真偽回路１５０２
。Referring to FIG. 15, is the command preemption system? 11 circuit 4
23 is a flip-flop 1501 and a truth/false circuit 1502
.
１５０３、 １５０４， １５０５． １５０６． １
５０７． ７ ７ド回路１５０Ｂ， １５０９。1503, 1504, 1505. 1506. 1
507. 7 7 de circuit 150B, 1509.
１５１０、 １５１１． １５１２． １５１３， １
５１４． １５１５， １５１６． １５１７． １５
１８とから構成されている。この命令先取り制御回路４
２３は、ＯＡ，ＯＴ．ＱＣ，ＥＸ（７）各ステー ’；
（７）予測確認回路より出力される予測失敗信号と、
ＥＸステージ予測確認回路４２７の出力するＥＸステー
ジＢＨＴ更新指示信号、並びに分岐ヒストリテーブル４
１０の出力するＢＨＴ−ＨＩＴ信号に基づいて、命令ア
ドレスレジスタ４１１の前段にあるセレクタおよび命令
アドレスリカバレジスタ４２８の前段にあるセレクタの
選択指示信号を出力する。1510, 1511. 1512. 1513, 1
514. 1515, 1516. 1517. 15
It consists of 18. This instruction prefetch control circuit 4
23 is OA, OT. QC, EX (7) Each stay';
(7) a prediction failure signal output from the prediction confirmation circuit;
EX stage BHT update instruction signal output from EX stage prediction confirmation circuit 427 and branch history table 4
Based on the BHT-HIT signal outputted by 10, a selection instruction signal is output for the selector at the stage before the instruction address register 411 and the selector at the stage before the instruction address recovery register 428.
命令先取り制御回路４２３の入力信号が全て“０”の時
には、命令アドレスレジスタ４１１の入力セレクタは信
号線１０７上の命令アドレス加算回路４１２の出力する
＋８された命令アドレスを選択するよう制御され、次の
マシンサイクルには、命令アドレスレジスタ４１１には
選択された命令アドレス＋８がセットされる。信号線１
４８， １４７を介してＥＸステージ予測確認回路４２
７よりＥＸステージＢＨＴ更新指示信号とＥＸステージ
予測失敗信号とが与えられると、命令アドレスリカバレ
ジスタ４２８には命令実行回路４０７の出力する分岐成
否信号によって制御される選択回路４２２の出力，即ち
実際の分岐判定を行なった結果分岐ＧＯであれば分岐情
報レジスタ （ＱＲ４）の保持する実際に命令語の指示
により求められた分岐先アドレスが、又、命令実行回路
４０７の分岐判定の結果分岐ＮＯＧＯであれば、アドレ
ス生成回路４３３の出力する分岐Ｎ０ＧＯ側のアドレス
が、いずれの場合も信号線１５５を介してセントされ、
同時に命令アドレスレジスタ４１１には分岐情報レジス
タ （ＱＲ４）の保持する分岐命令自身のアドレスが信
号線１５１を介してセントされる。更にその１マシンサ
イクル後には、命令先取り制御回路４２３は、入力信号
が全て“Ｏ″であれば、ＥＸステージＢＨＴ更新指示信
号を１マシンサイクル保持するフリップフロップ１５０
１の出力によって、命令アドレスレジスタ４１１には、
ｌマシンサイクル前に命令アドレスリカバレジスタ４２
８にセットされた実際の分岐判定結果による次に実行す
べき命令のアドレスが信号線１６２を介してセットされ
るよう制御する。When all the input signals of the instruction prefetch control circuit 423 are "0", the input selector of the instruction address register 411 is controlled to select the +8 instruction address output from the instruction address addition circuit 412 on the signal line 107, and the next In the machine cycle, the selected instruction address +8 is set in the instruction address register 411. Signal line 1
EX stage prediction confirmation circuit 42 via 48 and 147
When the EX stage BHT update instruction signal and the EX stage prediction failure signal are given from 7, the instruction address recovery register 428 receives the output of the selection circuit 422 controlled by the branch success/failure signal output from the instruction execution circuit 407, that is, the actual If the result of the branch judgment is GO, the branch destination address actually obtained by the instructions of the instruction word held in the branch information register (QR4), and if the result of the branch judgment of the instruction execution circuit 407 is NOGO, the branch destination address held in the branch information register (QR4) is For example, the branch N0GO side address output by the address generation circuit 433 is sent via the signal line 155 in any case,
At the same time, the address of the branch instruction itself held in the branch information register (QR4) is sent to the instruction address register 411 via the signal line 151. Furthermore, one machine cycle later, if all the input signals are "O", the instruction prefetch control circuit 423 switches the flip-flop 150 to hold the EX stage BHT update instruction signal for one machine cycle.
1 output, the instruction address register 411 has the following information:
Instruction address recovery register 42 before l machine cycle
The address of the next instruction to be executed based on the actual branch judgment result set to 8 is controlled to be set via the signal line 162.
信号線１４７のＥＸステージ予測失敗信号が“０”の時
、信号線１４０を介してＯＣステージ予測確認回路４２
６よりｏＣステージ予測失敗信号が与えられると、命令
先取り制御回路４２３は、命令アドレスレジスタ４１１
に、分岐情報レジスタ （ＱＲ３）４１９の保持する○
Ｃステージにある命令の命令語より求めた分岐ＧＯ側の
アドレスを信号線１４３を介してセットするよう制御す
る。この時、同時にＥＸステージＢＨＴ更新指示信号も
与えられれば、分岐情報レジスタ （ＱＲ３） ４１９
の保持するＯＣステージにある命令の分岐先アドレスは
命令アドレスリカバレジスタ４２８にセットされ、かわ
りに命令アドレスレジスタ４１１には分岐情報レジスタ
（ＱＲ４）４２０の保持するＥＸステージにある命令の
命令アドレスがセットされ、そのｌマシンサイクル後に
は、命令先取り制御回路４２３の全ての入力が′″０″
であれば命令アドレスリカバレジスタ４２８に１マシン
サイクル前にセントされた、１マシンサイクル前にはＯ
Ｃステージにあった命令の実際の分岐Ｇｏ側のアドレス
が命令アドレスレジスタ４１１にセットされるよう制御
する。When the EX stage prediction failure signal on the signal line 147 is “0”, the OC stage prediction confirmation circuit 42 is sent via the signal line 140.
When the oC stage prediction failure signal is given from 6, the instruction prefetch control circuit 423 registers the instruction address register 411.
○ held in the branch information register (QR3) 419
The branch GO side address obtained from the instruction word of the instruction in the C stage is controlled to be set via the signal line 143. At this time, if the EX stage BHT update instruction signal is also given at the same time, the branch information register (QR3) 419
The branch destination address of the instruction in the OC stage held by is set in the instruction address recovery register 428, and instead, the instruction address of the instruction in the EX stage held in the branch information register (QR4) 420 is set in the instruction address register 411. After one machine cycle, all inputs of the instruction prefetch control circuit 423 become ``0''.
If so, the instruction was sent to the instruction address recovery register 428 one machine cycle ago, and the O
Control is performed so that the actual branch Go side address of the instruction in the C stage is set in the instruction address register 411.
信号線１４７．１４０のＥＸ、ＱＣ両ステージの予測失
敗信号がともに“Ｏ”の時、信号線１２９を介してＯＴ
ステージ予測確認回路４２５よりＯＴステージ予測失敗
信号が与えられると、命令先取り制御回路４２３は、選
択回路４２１の出力すなわちＯＴステージにある命令が
無条件分岐命令か、実際には分岐を行なうＢＣＴ命令で
あって対応する分岐情報が分岐ヒストリテーブルに存在
しなくて分岐Ｎ０ＧＯ側に先取りが行なわれた時には、
命令アドレス変換回路４０２の出力する分岐ＧＯ側のア
ドレスが、又実際には分岐を行なわないＢＣＴ命令であ
って対応する分岐情報が分岐ヒストリテーブルより読出
されて分岐ＧＯ側へ後続の命令先取りが行なわれた時に
はアドレス生成回路４３１の出力する分岐Ｎ０ＧＯ側の
アドレスが、いずれもＯＴステージ予測確認回路４２５
が信号線１３１を介して出力するＯＴステージＧｏ先取
り指示信号の制御によって選択回路４２１で選択された
その結果を信号線１３９を介して命令アドレスレジスタ
４１１にセットするよう制御する。この時、同時にＥＸ
ステージＢＨＴ更新指示信号も与えられれば、選択回路
４２１の出力は、命令アドレスリカバレジスタ４２８に
セットされ、かわりに命令アドレスレジスタ４１１には
分岐情報レジスタ（ＱＲ４）４２０の保持するＥＸステ
ージにある命令の命令アドレスが信号線１５１を介して
セットされ、その１マシンサイクル後には、命令先取り
制御回路４２３の全ての入力が０″であれ、ば、命令ア
ドレスリカバレジスタ４２８に１マシンサイクル前にセ
ットされた、１マシンサイクル前にはＯＴステージにあ
った無条件分岐命令かＢＣＴ命令の後続の命令の先取り
やり直しのためのアドレスが信号線１６２を介して命令
アドレスレジスタ４１１にセントされるよう制御する。When the prediction failure signals of both the EX and QC stages on signal lines 147 and 140 are both “O”, OT is sent via signal line 129.
When an OT stage prediction failure signal is given from the stage prediction confirmation circuit 425, the instruction prefetch control circuit 423 determines whether the output of the selection circuit 421, that is, the instruction in the OT stage, is an unconditional branch instruction or is actually a BCT instruction that performs a branch. When the corresponding branch information does not exist in the branch history table and the branch N0GO side is prefetched,
The branch GO side address output by the instruction address conversion circuit 402 is also a BCT instruction that does not actually branch, and the corresponding branch information is read from the branch history table and the subsequent instruction is prefetched to the branch GO side. When the branch N0GO side address is output from the address generation circuit 431, the OT stage prediction confirmation circuit 425
The result selected by the selection circuit 421 is controlled to be set in the instruction address register 411 via the signal line 139 under the control of the OT stage Go prefetch instruction signal outputted via the signal line 131. At this time, EX
If the stage BHT update instruction signal is also given, the output of the selection circuit 421 is set in the instruction address recovery register 428, and instead, the output of the selection circuit 421 is set in the instruction address recovery register 428, and instead, the output of the instruction in the EX stage held in the branch information register (QR4) 420 is stored in the instruction address register 411. An instruction address is set via the signal line 151, and one machine cycle later, if all inputs of the instruction prefetch control circuit 423 are 0'', the instruction address recovery register 428 is set one machine cycle earlier. , an address for prefetching an instruction subsequent to the unconditional branch instruction or the BCT instruction that was in the OT stage one machine cycle ago is controlled to be sent to the instruction address register 411 via the signal line 162.
信号線１４７．１４０．１２９のＥＸ、ＱＣ，ＯＴの各
ステージの予測失敗信号が“０”の時、信号線１２１を
介してＯＡステージ予測確認回路４２４よりＯＡステー
ジ予測失敗信号が与えられると、命令先取り制御回路４
２３は、アドレス生成回路４３０が出力するＯＡステー
ジにある命令の分岐Ｎ０ＧＯ側の命令アドレスを信号ｖ
Ａ１２８を介して命令アドレスレジスタ４１１にセット
するよう制御する。この時同時に、ＥＸステージＢＨＴ
更新指示信号が与えられれば、アドレス生成回路４３０
の出力は命令アドレスリカバレジスタ４２８にセットさ
れ、命令アドレスレジスタ４１１には、かわりに分岐情
報レジスタ（ＱＲ４）４２０の保持するＥＸステージに
ある命令の命令アドレスが信号線１５１を介してセント
され、その１マシンサイクル後には、命令先取り制御回
路４２３の全ての入力が“０゛であれば、ｌマシンサイ
クル前に命令アドレスリカバレジスタにセットされたア
ドレスが信号線１６２を介して命令アドレスレジスタ４
１１にセントされるよう制御する。When the prediction failure signal of each stage of EX, QC, and OT on the signal line 147.140.129 is “0”, when the OA stage prediction failure signal is given from the OA stage prediction confirmation circuit 424 via the signal line 121, Instruction prefetch control circuit 4
23 is a signal v which indicates the instruction address on the branch N0GO side of the instruction in the OA stage output by the address generation circuit 430.
It is controlled to be set in the instruction address register 411 via A128. At the same time, EX stage BHT
If an update instruction signal is given, the address generation circuit 430
The output of is set in the instruction address recovery register 428, and instead, the instruction address of the instruction in the EX stage held in the branch information register (QR4) 420 is sent to the instruction address register 411 via the signal line 151, and the After one machine cycle, if all inputs of the instruction prefetch control circuit 423 are "0", the address set in the instruction address recovery register one machine cycle ago is transferred to the instruction address register 4 via the signal line 162.
It is controlled so that the number of cents is 11.
信号線１４７，１４０，１２９，１２１ （７）ＥＸ、
ＱＣ，ＯＴ。Signal line 147, 140, 129, 121 (7) EX,
QC, O.T.
ＯＡの各ステージの予測失敗信号が全て“０°の時、信
号線１０６を介して分岐ヒストリテーブル４１０よりＢ
ＨＴ−ＨＩＴ信号が与えられると、命令先取り制御回路
４２３は、分岐ヒストリテーブル４１０の出力するＩＣ
ステージにある命令の予測された分岐アドレスを信号線
１０５を介して命令アドレスレジスタ４１１にセットす
るよう制御する。この時、同時にＥＸステージＢＨＴ更
新指示信号も与えられると、信号線１０５の分岐ヒスト
リテーブル４１０より読出された分岐先アドレスは、命
令アドレスリカバレジスタ４２８にセットされ、命令ア
ドレスレジスタ４１１には、かわりにＥＸステージにあ
る命令の命令アドレスが分岐情報レジスタ （ＱＲ４）
４２０より信号線１５１を介してセットされ、そのｌマ
シンサイクル後には、命令先取り制御回路４２３の全て
の入力が“Ｏ″であれば１マシンサイクル前にセットさ
れた命令アドレスリカバレジスタ４２８の内容が命令ア
ドレスレジスタ４１１にセットされるよう制御する。When the prediction failure signals of each stage of OA are all “0°,” B is sent from the branch history table 410 via the signal line 106.
When the HT-HIT signal is given, the instruction prefetch control circuit 423 selects the IC output from the branch history table 410.
The predicted branch address of the instruction in the stage is controlled to be set in the instruction address register 411 via the signal line 105. At this time, if the EX stage BHT update instruction signal is also given at the same time, the branch destination address read from the branch history table 410 on the signal line 105 is set in the instruction address recovery register 428, and the instruction address register 411 is filled with the branch destination address instead. The instruction address of the instruction in the EX stage is the branch information register (QR4)
420 via the signal line 151, and after one machine cycle, if all inputs to the instruction prefetch control circuit 423 are "O", the contents of the instruction address recovery register 428 that was set one machine cycle ago will be set. It is controlled to be set in the instruction address register 411.
信号線１４７．１４０．１２９．１２１のＥＸ、ＱＣ，
ＯＴ。EX, QC of signal line 147.140.129.121,
O.T.
ＯＡ各ステージの予測失敗信号および信号線１０６のＢ
ＨＴ−ＨＩＴ信号が全て“０”の時に信号線１４８を介
してＥＸステージ予測確認回路４２７よりＥＸステージ
ＢＨＴ更新指示信号が与えられると、命令先取り制御回
路４２３は、命令アドレスリカバレジスタ４２８に信号
線１０７を介して命令アドレス加算回路４１２の出力を
セットし、命令アドレスレジスタ４１１にはＥＸステー
ジにある命令の命令アドレスを分岐情報レジスタ（ＱＲ
４）４２０より信号線１５１を介してセットし、その１
マシンサイクル後には、命令先取り制御回路４２３の全
ての入力が“０１であれば、１マシンサイクル前に命令
アドレスリカバレジスタ４２８にセットされたアドレス
を命令アドレスレジスタ４１１にセットするよう制御す
る。Prediction failure signal of each OA stage and B of signal line 106
When the EX stage BHT update instruction signal is given from the EX stage prediction confirmation circuit 427 via the signal line 148 when all the HT-HIT signals are "0", the instruction prefetch control circuit 423 sends the signal line to the instruction address recovery register 428. 107, the output of the instruction address adder circuit 412 is set, and the instruction address of the instruction in the EX stage is stored in the instruction address register 411 as a branch information register (QR).
4) Set from 420 via signal line 151, part 1
After a machine cycle, if all inputs to the instruction prefetch control circuit 423 are "01," control is performed so that the address set in the instruction address recovery register 428 one machine cycle ago is set in the instruction address register 411.
次に第１図およびタイムチャートを参照しながら本実施
例の動作を詳細に説明する。Next, the operation of this embodiment will be explained in detail with reference to FIG. 1 and time charts.
第１７図は、分岐命令ではない命令ＡＩのアドレスを分
岐命令のアドレスとして指定する誤った分岐情報が分岐
ヒストリテーブル４１０に存在し、命令先取り制御回路
４２３が誤った分岐情報に従って命令Ａ１の後続の命令
として命令Ｃ１を取出して実行している動作を示すタイ
ムチャートである。FIG. 17 shows that erroneous branch information that specifies the address of instruction AI, which is not a branch instruction, as the address of the branch instruction exists in the branch history table 410, and the instruction prefetch control circuit 423 executes the subsequent instruction A1 according to the erroneous branch information. 3 is a time chart showing an operation in which an instruction C1 is extracted and executed as an instruction.
第１図および第１７図を参照すると、マシンサイクル０
の時刻において、分岐命令ではない命令ＡＩのアドレス
＜ＡＩ＞が命令アドレスレジスタ４１１にセットされ、
命令Ａ１のＩＣステージが実行される。アドレスくＡ１
〉は信号線１０１を介して命令記憶回路４０８へ与えら
れ命令語の取出しが行なわれるとともに、分岐ヒストリ
テーブル４１０にも与えられ、アドレス＜Ａｌ＞を分岐
命令のアドレスとして指定する分岐情報の取出しが行な
われる。Referring to FIGS. 1 and 17, machine cycle 0
At time , the address <AI> of an instruction AI that is not a branch instruction is set in the instruction address register 411,
The IC stage of instruction A1 is executed. Address A1
> is given to the instruction storage circuit 408 via the signal line 101 to fetch the instruction word, and is also given to the branch history table 410 to fetch the branch information specifying the address <Al> as the address of the branch instruction. It is done.
その結果、誤った分岐情報が取出され、ＢＨＴ−ＨＩＴ
信号が信号線１０６上に出力される。このため、命令先
取り制御回路４２３は、命令アドレスレジスタ４１１の
入力セレクタに分岐情報より得られた分岐先アドレス〈
Ｃ１〉が出力されている信号線１０５を選択するよう指
示する。As a result, incorrect branch information is retrieved and the BHT-HIT
A signal is output on signal line 106. Therefore, the instruction prefetch control circuit 423 inputs the branch destination address obtained from the branch information to the input selector of the instruction address register 411.
The signal line 105 to which C1> is output is instructed to be selected.
次のマシンサイクル１の時刻においては、誤った分岐情
報による分岐先アドレス〈Ｃ１〉が命令アドレスレジス
タ４１１にセットされて、命令Ｃ１のＩＣステージが実
行されるとともに、命令ＡＩのＩＤステージが実行され
る。命令解読回路４０３は、命令ＡＩが分岐命令ではな
いことから、命令解読結果が分岐命令であることを示す
信号１１３には“θ′を出力して命令ＡＩが分岐命令で
ないことをＯＡステージ予測確認回路４２４へ通知する
とともに、命令Ａｌの命令語長を分岐情報レジスタ（Ｑ
Ｒ１） ４１７への信号線１１２に出力する。同時に、
分岐情報レジスタ（ＱＲＯ）４１６に保持された命令Ａ
１のアドレス＜、ａ、１＞と■ビット分岐先アドレス＜
ＣＩ＞のうちＶビットが信号線１１５に出力される。At the time of the next machine cycle 1, the branch destination address <C1> due to the incorrect branch information is set in the instruction address register 411, the IC stage of the instruction C1 is executed, and the ID stage of the instruction AI is executed. Ru. Since the instruction AI is not a branch instruction, the instruction decoding circuit 403 outputs "θ' to the signal 113 indicating that the instruction decoding result is a branch instruction, and confirms the OA stage prediction that the instruction AI is not a branch instruction. In addition to notifying the circuit 424, the instruction word length of the instruction Al is stored in the branch information register (Q
R1) Output to signal line 112 to 417. at the same time,
Instruction A held in branch information register (QRO) 416
1 address <, a, 1> and ■ bit branch destination address <
The V bit of CI> is output to the signal line 115.
マシンサイクル２の時刻においては、命令Ｃ１のＩＤス
テージと命令Ｃ１の後続の命令Ｃ２のＩＣステージが実
行されると共に、命令Ａ１のＯＡＸステージ実行される
。同時にＯＡＸステージ予測確認回路４２４、前のマシ
ンサイクルで信号線１１３および１１５を介して与えら
れた情報より、今ＯＡステージにある命令Ａ１が分岐命
令でないにもかかわらず分岐情報が存在し、分岐Ｇｏ側
へ後続の命令の先取りを行なったことを示すＯＡステー
ジ予測失敗信号を信号線１２１へ出力する。同時にアド
レス生成回路４３０は、分岐情報レジスタ（ＱＲ２）４
１８の保持する命令Ａｌのアドレス＜ＡＩ＞と命令Ａ１
の命令語長を加算し、命令ＡＩのＮ０ＧＯ側の後続の命
令のアドレスくＡ２〉を生成し、信号線１２８上に出力
する。命令先取り制御回路４２３は、ＯＡＸステージ予
測確認回路４２４出力する信号線１２１のＯＡステージ
予測失敗信号により、命令アドレスレジスタ４１１の入
力セレクタに、信号線１２８上の○Ａステージからの命
令Ａ１の分岐Ｎ０ＧＯ側のアドレス〈Ａ２〉を選択する
よう指示する。又、ＯＡステージ予測失敗信号が出力さ
れたことにより、ＯＡＸステージり前のステージにある
予測側に後続する命令ＣＩ、Ｃ２の動作はすべてキャン
セルされる。At the time of machine cycle 2, the ID stage of the instruction C1 and the IC stage of the instruction C2 subsequent to the instruction C1 are executed, and the OAX stage of the instruction A1 is executed. At the same time, the OAX stage prediction confirmation circuit 424 determines that branch information exists even though the instruction A1 currently in the OA stage is not a branch instruction, based on the information given via signal lines 113 and 115 in the previous machine cycle. An OA stage prediction failure signal indicating that a subsequent instruction has been prefetched to the signal line 121 is output to the signal line 121. At the same time, the address generation circuit 430 generates a branch information register (QR2) 4.
Address <AI> of instruction Al held by 18 and instruction A1
The instruction word length is added to generate the address (A2) of the next instruction on the N0GO side of the instruction AI, and output on the signal line 128. The instruction prefetch control circuit 423 uses the OA stage prediction failure signal on the signal line 121 output from the OAX stage prediction confirmation circuit 424 to input the branch N0GO of the instruction A1 from the ○A stage on the signal line 128 to the input selector of the instruction address register 411. Instruct to select the side address <A2>. Further, since the OA stage prediction failure signal is output, all operations of instructions CI and C2 subsequent to the prediction side in the stage before the OAX stage are canceled.
マシンサイクル３においては、命令Ａ１のＯＴステージ
が実行され、同時に命令アドレスレジスタ４１１には命
令Ａ１の後続の命令のアドレス〈Ａ２〉がセットされ、
命令Ａ２のＩＣステージも実行される。フリップフロッ
プ４３６は、前のマシンサイクルで出力されたＯＡステ
ージ予測失敗信号を受けて１”にセットされ、今ＯＴス
テージにある命令Ａ１の分岐情報が誤っており、正しく
更新しなければならないことを示す。In machine cycle 3, the OT stage of instruction A1 is executed, and at the same time, the address <A2> of the instruction subsequent to instruction A1 is set in the instruction address register 411.
The IC stage of instruction A2 is also executed. Flip-flop 436 is set to 1'' in response to the OA stage prediction failure signal output in the previous machine cycle, indicating that the branch information of instruction A1 currently in the OT stage is incorrect and must be updated correctly. show.
次のマシンサイクル４において、命令Ａ１はＯＣステー
ジを実行し、命令Ａ２のＩＤステージ。In the next machine cycle 4, instruction A1 executes the OC stage and the ID stage of instruction A2.
命令Ａ２のａｍの命令Ａ３のＩＣステージが実行される
。フリップフロップ４３７には、フリップフロップ４３
６を受けて１ゝがセットされ、フリップフロップ４３８
は“０”を保持し、合わせて現在ＯＣステージにある命
令Ａ１の分岐情報が誤っており、正しく更新する必要の
あることを並びに命令Ａ１についての予測に従った後続
の命令先取りはキャンセルされて既にＮ０ＧＯ側への命
令先取り動作の実行が改めて行なわれたことを示す。The IC stage of the am instruction A3 of the instruction A2 is executed. The flip-flop 437 includes the flip-flop 43
6 is received, 1゜ is set, and flip-flop 438
holds "0", indicating that the branch information of instruction A1 currently in the OC stage is incorrect and needs to be updated correctly, and that the prefetching of subsequent instructions according to the prediction for instruction A1 has been canceled. This indicates that the instruction prefetch operation to the N0GO side has already been executed anew.
マシンサイクル５においては、命令Ａ１のＥＸステージ
が実行される。命令実行回路４０７は命令Ａ１が分岐命
令ではないことから信号線１４９の分岐成否信号に分岐
Ｎ０ＧＯを示す“０”を出力する。このため、選択回路
４２２は、分岐情報レジスタ（ＱＲ４）の保持する命令
ＡＩのアドレス〈Ａ１〉と命令Ａ１の命令語長をアドレ
ス生成回路４３２で加算した結果得られるアドレスくＡ
２〉を選択し信号線１５５上に出力する。また、信号線
１５１には、命令Ａ１のアドレス〈Ａ１〉が出力される
。In machine cycle 5, the EX stage of instruction A1 is executed. Since the instruction A1 is not a branch instruction, the instruction execution circuit 407 outputs "0" indicating branch N0GO to the branch success/failure signal on the signal line 149. Therefore, the selection circuit 422 selects the address A obtained by adding the address <A1> of the instruction AI held in the branch information register (QR4) and the instruction word length of the instruction A1 in the address generation circuit 432.
2> is selected and output on the signal line 155. Further, the address <A1> of the instruction A1 is output to the signal line 151.
一方フリップフロップ４３９，４４０は、フリップフロ
ップ４３７，４３８の内容をＯＣステージ予測確認回路
４２６を通して受け、それぞれ１１″、０”にセントさ
れる。ＥＸステージ予測確認回路４２７は、信号ｖＡ１
４９の分岐成否信号と、前のマシンサイクルで信号線１
．４６を介して与えられた分岐情報レジスタ（ＱＲ３）
４１９の保持していた命令Ａｔの分岐情報のＶビット、
およびフリップフロップ４３９゜４４０とから、信号線
１４８上のＥＸステージＢＩＴ更新指示信号として“１
”を出力し、信号線１４７のＥＸステージ予測失敗信号
には“０″を出力することによって、命令Ａ１について
の分岐情報が存在し、その情報に従って分岐Ｇｏ側へ後
続の命令先取りを行なったにもかかわらず、命令Ａ１は
実際には分岐動作を行なわないこと、しかしながら後続
の誤った分岐先取り動作はキャンセルされて既に分岐Ｎ
０ＧＯ側への命令取出し動作が行なわれているため、Ｅ
Ｘステージでは命令先取りのやり直しを指示する必要の
ないことを示すとともに、命令ＡＩについての分岐情報
の更新が必要なことを示す、これを受けて、命令先取り
制御回路４２３は、命令アドレスレジスタ４１１の入力
セレクタに対し信号線１５１上の命令Ａ１のアドレスく
Ａ１〉を選択するよう指示し、命令アドレスリカバレジ
スタ４２８の入力セレクタに対しては、信号線１０７上
のアドレス＜Ａ２＞＋２４を選択するよう指示する。も
しこの時、命令アドレスレジスタ４１１の保持するアド
レス＜Ａ２＞＋１６に対応する分岐情報が分岐ヒストリ
テーブルに存在し、ＢＨＴ−ＨＩＴ信号が信号線１０６
を介して与えられれば、命令先取り制御回路４２３は、
命令アドレスリカバレジスタ４２８の入力セレクタに対
しては、信号線１０５上に出力される１分岐ヒストリテ
ーブル４１０より取出された分岐情報の示す分岐先アド
レスを、またＯＡステージにある命令Ａ２についてＯＡ
ステージ予測確認回路４２４より信号線１２１を介して
ＯＡステージ予測失敗信号が与えられれば信号線１２８
上のアドレスを選択するよう指示する。On the other hand, flip-flops 439 and 440 receive the contents of flip-flops 437 and 438 through OC stage prediction confirmation circuit 426, and are set to 11'' and 0'', respectively. The EX stage prediction confirmation circuit 427 receives the signal vA1
49 branch success/failure signal and signal line 1 in the previous machine cycle.
．． Branch information register (QR3) given via 46
V bit of branch information of instruction At held by 419,
and the flip-flops 439 and 440, as the EX stage BIT update instruction signal on the signal line 148.
” and outputting “0” to the EX stage prediction failure signal on the signal line 147 indicates that branch information regarding instruction A1 exists and that the subsequent instruction is prefetched to the branch Go side according to that information. Nevertheless, instruction A1 does not actually perform a branch operation; however, a subsequent erroneous branch prefetch operation is canceled and branch N is already taken.
Since an instruction is being fetched to the 0GO side, E
In the X stage, the instruction prefetch control circuit 423 indicates that there is no need to instruct the instruction prefetch to be redone, and also indicates that it is necessary to update the branch information regarding the instruction AI. The input selector is instructed to select the address <A1> of the instruction A1 on the signal line 151, and the input selector of the instruction address recovery register 428 is instructed to select the address <A2>+24 on the signal line 107. Instruct. At this time, if branch information corresponding to the address <A2>+16 held by the instruction address register 411 exists in the branch history table, the BHT-HIT signal is transmitted to the signal line 106.
If given via the instruction prefetch control circuit 423,
The input selector of the instruction address recovery register 428 receives the branch destination address indicated by the branch information extracted from the 1-branch history table 410 output on the signal line 105, and the OA address for instruction A2 in the OA stage.
If an OA stage prediction failure signal is given from the stage prediction confirmation circuit 424 via the signal line 121, the signal line 128
Instruct them to select the address above.
次のマシンサイクル６において、命令Ａ１は、分岐ヒス
トリテーブル４１０内の命令Ａ１についての分岐情報の
更新を行なうＨＵステージを実行する。先ず、フリップ
フロップ４４１は前のマシンサイクルで信号線１４８上
に出力されたＥＸステージＢＨＴ更新指示信号を受けて
“１″にセットされ、信号線１５４を介してその出力は
分岐ヒストリテーブル４１０へ送られる。又、レジスタ
４３４には、同じく前のマシンサイクルで信号線１５５
上に出力されていた命令アドレスくＡ２〉がセットされ
、命令アドレスレジスタ４１１には、同じく前のマシン
サイクルで信号線１５１上に出力されていた命令アドレ
ス〈Ａ１〉が、また命令アドレスリカバレジスタ４２８
には前のマシンサイクルで信号線１０７上に出力されて
いたアドレス＜Ａ２＞＋２４がそれぞれセットされる。In the next machine cycle 6, instruction A1 executes a HU stage that updates the branch information for instruction A1 in branch history table 410. First, the flip-flop 441 is set to "1" in response to the EX stage BHT update instruction signal output on the signal line 148 in the previous machine cycle, and its output is sent to the branch history table 410 via the signal line 154. It will be done. Also, in the register 434, the signal line 155 is also stored in the previous machine cycle.
The instruction address <A2> that was output on the signal line 151 in the previous machine cycle is set in the instruction address register 411, and the instruction address <A1> that was output on the signal line 151 in the previous machine cycle is also set in the instruction address recovery register 428.
The address <A2>+24, which was output on the signal line 107 in the previous machine cycle, is set in each of the addresses.
これに応答して分岐ヒストリテーブル４１０内の命令Ａ
１についての分岐情報の更新が行なわれ、Ａ１について
の分岐情報のＶビットがリセットされ、これ以降命令Ａ
１は分岐命令としては扱われなくなる。一方この時、命
令先取り制御回路４２３は、命令アドレスレジスタ４１
１の入力セレクタに対して、信号線１６２上に出力され
ている命令アドレスリカバレジスタ４２８の保持するア
ドレス＜Ａ２＞＋２４を選択するよう指示する。In response, instruction A in branch history table 410
The branch information for A1 is updated, the V bit of the branch information for A1 is reset, and from now on, the instruction A
1 is no longer treated as a branch instruction. On the other hand, at this time, the instruction prefetch control circuit 423 controls the instruction address register 41
The input selector No. 1 is instructed to select the address <A2>+24 held by the instruction address recovery register 428 that is output on the signal line 162.
もしこの時、ＯＴステージにある命令Ａ２について、Ｏ
Ｔステージ予測確認回路４２５より信号線１２９を介し
てＯＴステージ予測失敗信号が与えられれば、命令先取
り制御回路４２３は、命令アドレスレジスタ４１１の入
力セレクタに対し信号線１３９上のアドレスを選択する
ように、又ＯＡステージにある命令Ａ３についてＯＡス
テージ予測確認回路４２４より信号線１２１を介してＯ
Ａステージ予測失敗信号が与えられれば、信号線１２８
上のアドレスを選択するように指示する。At this time, for instruction A2 in the OT stage, O
When an OT stage prediction failure signal is given from the T stage prediction confirmation circuit 425 via the signal line 129, the instruction prefetch control circuit 423 selects the address on the signal line 139 for the input selector of the instruction address register 411. , and the instruction A3 in the OA stage is outputted from the OA stage prediction confirmation circuit 424 via the signal line 121.
If the A stage prediction failure signal is given, signal line 128
Instruct them to select the address above.
マシンサイクル７以降は、命令アドレスレジスタ４１１
にセットされたアドレス＜Ａ２＞＋２４に従って命令先
取り動作が続けられる。After machine cycle 7, the instruction address register 411
The instruction prefetch operation continues according to address <A2>+24 set to <A2>+24.
第１８図は、分岐ヒストリテーブル４１０にＶビットが
“１”である対応する分岐情報が存在しなかったＢＣＴ
命令あるいは無条件分岐命令である命令Ｂ１の実行のよ
うすを示すタイムチャートであり、Ｂ１がＢＣＴ命令の
場合、命令Ｂ１で指定した計数値は“ｌ゛ではなくて、
−１する計数動作を行なっても計数結果は“Ｏ”とはな
らす°、実際には分岐を行なうＢＣＴ命令の場合を示し
ている。FIG. 18 shows a BCT in which there is no corresponding branch information in which the V bit is “1” in the branch history table 410.
This is a time chart showing the execution of instruction B1, which is an instruction or an unconditional branch instruction. When B1 is a BCT instruction, the count value specified by instruction B1 is not "1", but
Even if a counting operation of -1 is performed, the counting result will not be "0". This shows the case of a BCT instruction which actually performs a branch.
第１図および第１８図を参照するとマシンサイクルＯの
時刻において、ＢＣＴ命令あるいは無条件分岐命令であ
る命令Ｂｌのアドレス〈Ｂ１〉が命令アドレスレジスタ
４１１にセットされ、命令Ｂ１のＩＣステージが実行さ
れる。アドレス〈Ｂ１〉は信号１０１を介して命令記憶
回路４０８へ与えられ命令語の取出しが行なわれるとと
もに、分岐ヒストリテーブル４１０に与えられ、命令Ｂ
１に対応する分岐情報の取出しが行なわれ、同時に、命
令アドレス加算回路４１２へも与えられ、アドレス〈Ｂ
ｌ〉＋８が生成される。分岐ヒストリテーブル４１０に
は命令Ｂｌに対応する分岐情報が存在しないため、信号
線１０６のＢＨＴ−ＨＩＴ信号として“０”を出力する
。これに応答して命令先取り制御回路４２３は、命令ア
ドレスレジスタ４１１の入力セレクタに対し、信号線１
０７に出力されるアドレス〈Ｂ１〉＋８を選択するよう
指示する。Referring to FIG. 1 and FIG. 18, at the time of machine cycle O, the address <B1> of instruction B1, which is a BCT instruction or an unconditional branch instruction, is set in the instruction address register 411, and the IC stage of instruction B1 is executed. Ru. The address <B1> is applied to the instruction storage circuit 408 via the signal 101 to fetch the instruction word, and is also applied to the branch history table 410, where the instruction B
The branch information corresponding to 1 is taken out, and at the same time, it is also given to the instruction address addition circuit 412, and the address <B
l〉+8 is generated. Since there is no branch information corresponding to the instruction Bl in the branch history table 410, “0” is output as the BHT-HIT signal on the signal line 106. In response, the instruction prefetch control circuit 423 sends the signal line 1 to the input selector of the instruction address register 411.
07 to select address <B1>+8.
次のマシンサイクル１の時刻においては、命令アドレス
レジスタ４１１にはアドレス＜Ｂ １ ＞＋３がセット
され、命令Ｂ１の分岐Ｎ０ＧＯ側の後続の命令Ａ１のＩ
Ｃステージが実行される。同時に、分岐情報レジスタ
（ＱＲＯ）４１６には、命令Ｂｌのアドレス〈Ｂ１〉と
Ｖビ、トとして“Ｏ′″がセントされ、命令Ｂ１のＩＤ
ステージが実行される。At the time of the next machine cycle 1, the address <B 1 >+3 is set in the instruction address register 411, and the I of the subsequent instruction A1 on the branch N0GO side of the instruction B1 is set.
C stage is executed. At the same time, the branch information register
In the (QRO) 416, "O'" is written as the address <B1> and Vbit of the instruction B1, and the ID of the instruction B1 is stored.
The stage is executed.
命令解読回路４０３は命令Ｂ１がＢＣＴ命令であること
を、あるいは無条件分岐命令であることを信号線１１４
に出力する。The instruction decoding circuit 403 uses a signal line 114 to determine that the instruction B1 is a BCT instruction or an unconditional branch instruction.
Output to.
マシンサイクル２の時刻においては、命令Ｂ１のＯＡＸ
ステージ、命令ＡｌのＩＤステージ及び命令Ａ１の後続
の命令Ａ２のＩＣステージが実行される。レジスタ４３
５は、前のマシンサイクルの信号線１１４の出力を受け
て、命令Ｂ１がＢＣＴ命令であることを或いは無条件分
岐命令であることを信号線１２２上に示す。分岐情報レ
ジスタ（ＱＲｌ ）’ ４１７には分岐情報レジスタ（
ＱＲＯ）が前のマシンサイクルで保持していたアドレス
〈Ｂ１〉と“０”であるＶビットがセットされ、■ビッ
トはさらに信号線１２６に出力される。命令アドレス生
成回路４０１は、命令Ｂ１の分岐先アドレスを生成し、
命令Ｂ１がＢＣＴ命令である時にはオペランドアドレス
生成回路４０４より命令Ｂｌで指定された計数値を保持
する汎用レジスタの値が信号線１２０を介して比較回路
４３３へ与えられる。比較回路４３３は与えられた計数
値が“１”でないことを検出して信号線１２３上の計数
値１信号として“０”を出力する。At the time of machine cycle 2, OAX of instruction B1
The stages ID stage of instruction Al and IC stage of instruction A2 following instruction A1 are executed. register 43
5 indicates on the signal line 122 that the instruction B1 is a BCT instruction or an unconditional branch instruction in response to the output of the signal line 114 of the previous machine cycle. Branch information register (QRl)' 417 contains a branch information register (QRl)'
The address <B1> held by QRO) in the previous machine cycle and the V bit which is "0" are set, and the ■ bit is further output to the signal line 126. The instruction address generation circuit 401 generates a branch destination address of instruction B1,
When the instruction B1 is a BCT instruction, the operand address generation circuit 404 supplies the value of the general-purpose register holding the count value designated by the instruction B1 to the comparison circuit 433 via the signal line 120. The comparison circuit 433 detects that the applied count value is not "1" and outputs "0" as the count value 1 signal on the signal line 123.
マシンサイクル３においては、命令Ｂ１のＯＴステージ
が実行され、命令Ｂ１の分岐先アドレスが命令アドレス
変換回路４０２によって実アドレスくＣ１〉に変換され
るとともに、命令Ｂ１の分岐Ｎ０ＧＯ側の後続の命令Ａ
ｔ、Ａ２．Ａ３のＯＡ。In machine cycle 3, the OT stage of instruction B1 is executed, and the branch destination address of instruction B1 is converted to a real address C1> by the instruction address conversion circuit 402, and the subsequent instruction A on the branch N0GO side of instruction B1 is
t, A2. A3 OA.
ＩＤ、ＩＣステージが実行される。ＯＴステージ予測確
認回路４２５は、前のマシンサイクルで信号線１２２．
１２３．１２６を介して与えられた情報から、現在ＯＴ
ステージにある命令が、分岐ＧＯであるＢＣＴ命令であ
ること或いは無条件分岐命令であることにもかかわらず
対応する分岐情報が分岐ヒストリテーブル４１０にヒツ
トせず、分岐Ｎ０ＧＯ側へ後続の命令の先取りが続けら
れたこと、このため、命令Ｂ１の分岐ＧＯ側へ命令の先
取りを改めて実行する必要のあること、並びに命令Ｂｌ
についての分岐情報を正しく更新する必要のあることを
示すために、信号線１２９にＯＴステージ予測失敗信号
を、信号線１３０にＯＴステージＢＨＴ更新指示信号を
、また信号線１３１にＯＴステージＧ。ID and IC stages are executed. OT stage prediction confirmation circuit 425 detects signal line 122 .
From the information given via 123.126, the current OT
Even though the instruction in the stage is a BCT instruction that is a branch GO or an unconditional branch instruction, the corresponding branch information does not hit the branch history table 410, and the subsequent instruction is preempted to the branch N0GO side. Therefore, it is necessary to re-execute the instruction prefetch to the branch GO side of instruction B1, and
In order to indicate that it is necessary to correctly update the branch information for the OT stage G, an OT stage prediction failure signal is sent to the signal line 129, an OT stage BHT update instruction signal is sent to the signal line 130, and an OT stage BHT update instruction signal is sent to the signal line 131.
先取り指示信号をそれぞれ出力する。このＯＴステージ
ＧＯ先取り指示信号に応答して選択回路４２１は、信号
線１３３に出力される命令Ｂ１の分岐先アドレスを選択
し、信号線１３９上に出力する。命令先取り制御回路４
２３は、ＯＴステージ予測確認回路４２５の出力する信
号線１２９のＯＴステージ予測失敗信号により、命令ア
ドレスレジスタ４１１の入力セレクタに対して信号線１
３９上の命令Ｂ１の分岐先アドレス〈Ｃ１〉を選択する
よう指示する。Each outputs a prefetch instruction signal. In response to this OT stage GO prefetch instruction signal, the selection circuit 421 selects the branch destination address of the instruction B1 outputted to the signal line 133 and outputs it to the signal line 139. Instruction prefetch control circuit 4
23 indicates that the signal line 1 is sent to the input selector of the instruction address register 411 by the OT stage prediction failure signal on the signal line 129 output from the OT stage prediction confirmation circuit 425.
39 to select the branch destination address <C1> of instruction B1.
またＯＴステージ予測失敗信号が出力されたことにより
、ＯＴステージより前のステージにある分岐Ｎ０Ｇｏ側
に後続する命令ＡＩ、Ａ２．Ａ３の動作は全てキャンセ
ルされる。Furthermore, since the OT stage prediction failure signal is output, instructions AI, A2 . All operations of A3 are canceled.
マシンサイクル４においては、命令Ｂ１のＯＣサイクル
が実行され、同時に命令アドレスレジスタ４１１には命
令Ｂｌの分岐先アドレス＜ＣＩ＞がセット、アドレス＜
ＣＩ＞にある命令Ｃ１のＩＣステージも実行される。フ
リップフロップ４３７．４３８は、前のマシンサイクル
で出力されたＯＴステージＢＨＴ更新指示信号とＯＴス
テージＧｏ先取り指示信号とを受けてどちらも“１”に
セットされる。In machine cycle 4, the OC cycle of instruction B1 is executed, and at the same time, the branch destination address <CI> of instruction B1 is set in the instruction address register 411, and the address <CI> is set in the instruction address register 411.
The IC stage of instruction C1 located at CI> is also executed. Flip-flops 437 and 438 receive the OT stage BHT update instruction signal and the OT stage Go prefetch instruction signal output in the previous machine cycle, and both are set to "1".
次のマシンサイクル５においては、命令Ｂ１のＥＸステ
ージが実行される。命令実行回路４０７は、命令Ｂ１が
ＢＣＴ命令であれば指定された計数動作を行ない、その
結果が０”ではないことから信号線１４９の分岐成否信
号に分岐ＧＯを示す“１”を、命令Ｂ１が無条件分岐命
令であるときは信号線１４９の分岐成否信号としてやは
り“１”を出力する。これに応答して選択回路４２２は
、分岐情報レジスタ （ＱＲ４）４２０の保持する命令
Ｂ１の分岐先アドレスくＣ１〉を選択し信号線１５５上
に出力する。同時に信号線１５１上には、同じく分岐情
報レジスタ（ＱＲ４）４２０の保持する命令Ｂｌのアド
レス〈Ｂ１〉が出力される。一方フリ、プフロップ４３
９，４４０は、フリップフロップ４３７．４３８の内容
をＯＣステージ予？ｊｌ！ｌ確認回路４２６を通して受
け、どちらも“１”にセットされる。ＥＸステージ予測
確認回路４２７は、信号線１４９の分岐成否信号と、前
のマシンサイクルで信号線１４６を介して与えられた分
岐情報レジスタ （ＱＲ３）４１９の保持していた命令
Ｂ１の分岐情報の“Ｏ”である■ビット、およびフリッ
プフロップ４３９．４４０とから信号線１４８上のＥＸ
ステージＢＨＴ更新指示信号として“ｌ”を出力し、信
号線１４７のＥＸステージ予測失敗信号には“Ｏ”を出
力することによって、命令Ｂ１についての分岐情報が存
在せず分岐Ｎ０ＧＯ側へ後続の命令の先取りを行なった
にもかかわらず、命令Ｂ１は分岐を行なうこと、しかし
ながら後続の分岐Ｎ０ＣＯ側の命令はキャンセルされて
既に分岐Ｇｏ側の命令取出しが行なわれているためＥＸ
ステージでは命令先取りのやり直しを指示する必要のな
いことを示すとともに、命令Ｂ１についての分岐情報の
更新が必要なことを示す。これに応答して命令先取り制
御回路４２３は、命令アドレスレジスタ４１１の入力セ
レクタに対して信号線１５１上の命令Ｂｌのアドレスく
Ｂ１〉を選択するよう指示し、命令アドレスリカバレジ
スタ４２８の人力セレクタに対しては信号線１０７上の
アドレス＜ＣＩ＞＋１６を選択するよう指示する。In the next machine cycle 5, the EX stage of instruction B1 is executed. If the instruction B1 is a BCT instruction, the instruction execution circuit 407 performs the specified counting operation, and since the result is not 0, it sets the branch success/failure signal on the signal line 149 to “1” indicating branch GO. When is an unconditional branch instruction, it also outputs “1” as a branch success/failure signal on the signal line 149. In response, the selection circuit 422 selects the branch destination of the instruction B1 held in the branch information register (QR4) 420. The address <C1> is selected and output on the signal line 155. At the same time, the address <B1> of the instruction Bl held in the branch information register (QR4) 420 is also output on the signal line 151. 43
9,440 is the contents of flip-flop 437.438 OC stage prediction? jl! 1 confirmation circuit 426, and both are set to "1". The EX stage prediction confirmation circuit 427 receives the branch success/failure signal on the signal line 149 and the branch information of the instruction B1 held in the branch information register (QR3) 419 given via the signal line 146 in the previous machine cycle. 0”, and EX on signal line 148 from flip-flops 439 and 440.
By outputting "l" as the stage BHT update instruction signal and "O" as the EX stage prediction failure signal on the signal line 147, there is no branch information for instruction B1 and the subsequent instruction is directed to the branch N0GO side. However, the instruction on the subsequent branch N0CO side has been canceled and the instruction on the branch Go side has already been fetched, so the instruction B1 executes a branch despite the prefetch of the branch Go side.
This stage indicates that there is no need to instruct redoing the instruction prefetch, and also indicates that it is necessary to update the branch information regarding instruction B1. In response, the instruction prefetch control circuit 423 instructs the input selector of the instruction address register 411 to select the address B1 of the instruction B1 on the signal line 151, and the manual selector of the instruction address recovery register 428 is instructed to select address <CI>+16 on signal line 107.
もしこの時、命令アドレスレジスタ４１１の保持するア
ドレス＜Ｃ１＞＋８に対して分岐ヒストリテーブル４１
０よりＢＨＴ−ＨＩＴ信号が信号線１０６を介して与え
られれば、命令先取り制御回路４２３は、命令アドレス
リカバレジスタ４２８の入力セレクタに対しては信号線
１０５上の分岐ヒストリテーブル４１０より取出された
分岐アドレスを選択するよう指示する。At this time, if the address <C1>+8 held in the instruction address register 411 is stored in the branch history table 41
If a BHT-HIT signal from 0 is applied via the signal line 106, the instruction prefetch control circuit 423 selects the branch extracted from the branch history table 410 on the signal line 105 for the input selector of the instruction address recovery register 428. Prompts you to select an address.
次のマシンサイクル６において、命令Ｂ１は分岐ヒスト
リテーブル４１０の更新を行なうＨＵＸステージ実行す
る。レジスタ４３４には信号ｖＡ１５５上の命令Ｂ１の
分岐先アドレスくＣ１〉がセットされ、命令アドレスレ
ジスタ４１１には信号線１５１上の命令Ｂ１のアドレス
〈Ｂ１＞が、命令アドレスリカバレジスタ４２８には＜
ＣＩ＞＋１６がそれぞれセットされる。一方、フリップ
フロップ４４１は前のマシンサイクルで信号線１４８上
に出力されたＥＸステージＢＨＴ更新指示信号を受けて
“１”にセットされ、その出力は信号線１５４を介して
分岐ヒストリテーブル４１０に与えられる。これに応答
して分岐ヒストリテーブル４１０には、分岐先アドレス
としくＣ１〉をもつアドレスくＢ１〉の分岐情報が格納
され、これ以後、命令Ｂ１は分岐先アドレスとしてくＣ
１〉が予測されるようになる。In the next machine cycle 6, instruction B1 executes a HUX stage in which branch history table 410 is updated. The branch destination address C1 of the instruction B1 on the signal vA155 is set in the register 434, the address C1 of the instruction B1 on the signal line 151 is set in the instruction address register 411, and the address C1 is set in the instruction address recovery register 428.
CI>+16 is set respectively. On the other hand, the flip-flop 441 is set to "1" in response to the EX stage BHT update instruction signal output on the signal line 148 in the previous machine cycle, and its output is sent to the branch history table 410 via the signal line 154. It will be done. In response, the branch history table 410 stores branch information for address B1> with C1> as the branch destination address, and from now on, the instruction B1 will be used as the branch destination address C.
1> is now predicted.
一方この時命令先取り制御回路４２３は、命令アドレス
レジスタ４１１の人力セレクタに対して信号線１６２上
に出力されている命令アドレスリカバレジスタ４２Ｂの
保持するアドレス＜Ｑｌ＞＋１５を選択するよう指示す
る。もしこの時、ＯＡステージにある命令ＣＩについて
ＯＡステージ予測確認回路４２４より信号線１２１を介
してＯＡステージ予測失敗信号が与えられれば、命令先
取り制御回路４２３は命令アドレスレジスタ４１１の人
力セレクタに対し信号＆１１２Ｂ上のアドレスを選択す
るよう指示する。On the other hand, at this time, the instruction prefetch control circuit 423 instructs the manual selector of the instruction address register 411 to select the address <Ql>+15 held by the instruction address recovery register 42B output on the signal line 162. At this time, if an OA stage prediction failure signal is given from the OA stage prediction confirmation circuit 424 via the signal line 121 for the instruction CI in the OA stage, the instruction prefetch control circuit 423 sends a signal to the manual selector of the instruction address register 411. &112B to select an address.
マシンサイクル７以降は命令アドレスレジスタ４１１に
セントされたアドレス＜ＣＩ＞＋１６に従って命令先取
り動作が続けられる。From machine cycle 7 onwards, the instruction prefetch operation continues according to the address <CI>+16 written to the instruction address register 411.
第１９図は、分岐ヒストリテーブルに対応する分岐情報
が存在するＢＣＴ命令ＢＣＴ１の実行のようすを示すタ
イムチャートであり、命令ＢＣＴＩで指定した計数値は
°１°であって、−１する計数動作の結果は“Ｏ”とな
って実際には分岐を行なわないＢＣＴ命令の場合を示し
ている。FIG. 19 is a time chart showing the execution of the BCT instruction BCT1 for which there is branch information corresponding to the branch history table. shows the case of a BCT instruction in which the result is "O" and no branch is actually performed.
第１図および第１９図を参照すると、マシンサイクル０
の時刻において、命令ＢＣＴＩのアドレス＜ＢＣＴＩ＞
が命令アドレスレジスタ４１１にセットされ、命令ＢＣ
ＴＩのＩＣステージが実行される。アドレス＜ＢＣＴＩ
＞は信号線１０１を介して命令記憶回路４０８へ与えら
れ、命令語の取出しが行なわれるとともに分岐ヒストリ
テーブル４１０に与えられ、命令ＢＣＴＩについての分
岐情報の取出しが行なわれる。分岐ヒストリテーブル４
１０より取出された分岐情報は信号線１０５上に出力さ
れる。同時にＢ）ＩＴ−ＨＩ Ｔ信号が信号線１０６上
に出力される。これに応答して命令先取り制御回路４２
３は、命令アドレスレジスタ４１１の入力セレクタに対
し、信号線１０５に出力された命令ＢＣＴＩの分岐先ア
ドレス〈Ｃ１〉を選択するよう指示する。Referring to FIGS. 1 and 19, machine cycle 0
At the time of , the address of instruction BCTI <BCTI>
is set in the instruction address register 411, and the instruction BC
The TI's IC stage is executed. address<BCTI
> is applied to the instruction storage circuit 408 via the signal line 101, the instruction word is taken out, and is also given to the branch history table 410, where the branch information about the instruction BCTI is taken out. Branch history table 4
The branch information extracted from 10 is output onto signal line 105. At the same time, the B) IT-HIT signal is output on the signal line 106. In response to this, the instruction prefetch control circuit 42
3 instructs the input selector of the instruction address register 411 to select the branch destination address <C1> of the instruction BCTI output to the signal line 105.
次のマシンサイクル１の時刻においては、命令ＢＣＴＩ
の分岐先アドレスくＣ１〉が命令アドレスレジスタ４１
１にセットされて、命令Ｃ１のＩＣステージが実行され
るとともに、命令ＢＣＴＩのＩＤステージが実行される
。命令解読回路４０３は命令ＢＣＴＩがＢＣＴ命令であ
ることを信号線１１４に出力すると同時に、信号線１１
２上に命令ＢＣＴｌの命令語長を出力する。At the time of the next machine cycle 1, the instruction BCTI
The branch destination address C1> is the instruction address register 41
When set to 1, the IC stage of instruction C1 is executed and the ID stage of instruction BCTI is executed. The instruction decoding circuit 403 outputs to the signal line 114 that the instruction BCTI is a BCT instruction, and at the same time outputs the signal to the signal line 11.
The instruction word length of instruction BCTl is output on 2.
マシンサイクル２においては、命令ＢＣＴＩのＯＡステ
ージと命令ＣＩのＩＤステージおよび命令ＣＩの後続の
命令Ｃ２のＩＣステージが実行される。レジスタ４３５
は、前のマシンサイクルの信号線１１４の出力を受けて
、命令ＢＣＴＩがＢＣＴ命令であることを信号線１２２
上に示す。分岐情報レジスタ （ＱＲ１） ４１７には
、前のマシンサイクルで分岐情報レジスタ （ＱＲＯ）
が保持していた命令ＢＣＴｌの分岐情報と命令ＢＣＴＩ
の命令語長がセットされ、信号線１２６には■ビットが
出力される。命令アドレス生成回路４０１は命令ＢＣＴ
ｌの分岐先アドレスを生成し、オペランドアドレス生成
回路４０４は命令ＢＣＴＩで指定された計数値を保持す
る汎用レジスタの値を信号線１２０を介して比較回路４
３３に出力する。比較回路４３３は与えられた計数値が
“ｌ”であることを検出して信号線１２３に計数値１信
号を出力する。In machine cycle 2, the OA stage of the instruction BCTI, the ID stage of the instruction CI, and the IC stage of the instruction C2 following the instruction CI are executed. register 435
In response to the output of the signal line 114 of the previous machine cycle, the signal line 122 indicates that the instruction BCTI is a BCT instruction.
Shown above. Branch information register (QR1) 417 contains the branch information register (QRO) in the previous machine cycle.
Branch information of instruction BCTl and instruction BCTI held by
The instruction word length of is set, and the ■ bit is output to the signal line 126. The instruction address generation circuit 401 generates an instruction BCT.
The operand address generation circuit 404 outputs the value of the general-purpose register holding the count value specified by the instruction BCTI to the comparison circuit 4 via the signal line 120.
Output to 33. Comparison circuit 433 detects that the applied count value is "l" and outputs a count value 1 signal to signal line 123.
マシンサイクル３においては、命令ＢＣＴ１００Ｔステ
ージが実行され、命令ＢＣＴＩの分岐先アドレスが命令
アドレス変換回路４０２で実アドレスに変換されるとと
もに、命令ＣＩ、Ｃ２およびＣ２の後続の命令Ｃ３のＯ
Ａ、ＩＤ、ＩＣステージがそれぞれ実行される。○Ｔス
テージ予測確認回路４２５は、前のマシンサイクルで信
号線１２２，１２３゜１２６を介して与えられた情報か
ら、ＯＴステージにある命令ＢＣＴＩが分岐Ｎ０ＧＯの
ＢＣＴ命令であることにもかかわらず命令ＢＣＴＩの分
岐情報が分岐ヒストリテーブル４１０にヒツトして分岐
ＧＯ側へ後続の先取りが行なわれたこと、このため命令
ＢＣＴＩの分岐Ｎ０ＧＯ側への後続の命令先取りを改め
て実行する必要のあること、並びに命令ＢＣＴＩについ
ての分岐情報を正しく更新する必要のあることを示すた
めに、信号線１２９にＯＴステージ予測失敗信号を出力
し、信号線１３０には○ＴステージＢＨＴ更新指示信号
を出力し、信号線１３１の○ＴステージＧＯ先取り指示
信号には“０′を出力する。これに応答して選択回路４
２１は、アドレス生成回路４３１が信号線１３８に出力
する命令ＢＣＴＩの分岐Ｎ０ＧＯ側の次の命令のアドレ
ス＜ＡＩ＞を選択して信号線１３９上に出力し、命令先
取り制御回路４２３は、命令アドレスレジスタ４１１の
人力セレクタに対して信号線１３９上のアドレスくＡ１
〉を選択するよう指示する。又、ＯＴステージ予測失敗
信号が出力されたことにより、ＯＴステージより前にあ
る分岐ＧＯ側に後続する命令ＣＩ、Ｃ２，Ｃ３の動作は
全てキャンセルされる。In machine cycle 3, the instruction BCT100T stage is executed, and the branch destination address of the instruction BCTI is converted to a real address by the instruction address conversion circuit 402, and the O of the instruction C3 following instructions CI, C2, and C2 is
A, ID, and IC stages are each executed. ○The T stage prediction confirmation circuit 425 determines from the information given through the signal lines 122, 123 and 126 in the previous machine cycle that the instruction BCTI in the OT stage is a branch N0GO BCT instruction. The branch information of BCTI has been hit in the branch history table 410, and the subsequent prefetching to the branch GO side has been performed, and therefore, the subsequent prefetching of the instruction BCTI to the branch N0GO side needs to be executed again, and In order to indicate that it is necessary to correctly update the branch information regarding the instruction BCTI, an OT stage prediction failure signal is output to the signal line 129, a ○T stage BHT update instruction signal is output to the signal line 130, and the signal line “0” is output to the ○T stage GO preemption instruction signal of 131. In response, the selection circuit 4
21 selects the address <AI> of the next instruction on the branch N0GO side of the instruction BCTI outputted to the signal line 138 by the address generation circuit 431 and outputs it to the signal line 139; Address A1 on signal line 139 for the manual selector of register 411
〉. Furthermore, since the OT stage prediction failure signal is output, all operations of instructions CI, C2, and C3 subsequent to the branch GO side before the OT stage are canceled.
マシンサイクル４においては、命令ＢＣＴＩのｏＣサイ
クルが実行され、同時に命令アドレスレ“ジスタ４１１
には、命令ＢＣＴＩの分岐Ｎ０ＧＯ側に後続する命令Ａ
ｌのアドレスくＡ１〉がセットされ、命令Ａ１のＩＣス
テージが実行される。フリップフロップ４３７，４３８
は、前のマシンサイクルで出力されたＯＴステージＢＨ
Ｔ更新指示信号とＯＴステージＧｏ先取り指示信号とを
受けてそれぞれ“１″、０”にセットされる。ＯＣステ
ージ予測確認回路４２６は、前のマシンサイクルで分岐
情報レジスタ（ＱＲ２） ４１Ｂが保持していた命令Ｂ
ＣＴＩの予測された分岐先アドレス＜Ｃ１＞と■ビット
を信号線１３７を介して、又命令ＢＣＴ１の命令語の指
定により求められた実際の分岐先アドレスを信号線１３
３を介して命令アドレス変換回路４０２からそれぞれ受
は取り、予測された分岐先アドレス〈Ｃ１〉が正しいか
どうかの検出を行なう。しかしながらフリップフロップ
４３７が“１”にセットされているため、たとえ分岐先
アドレス＜ＣＩ＞が正しくなくともＯＣステージ予測失
敗信号が信号線１４０に出力されることはなく、ＯＴス
テージで命令ＢＣＴＩの分岐Ｎ０ＧＯ側へ先取りをやり
直した動作をキャンセルして分岐ＧＯ側への先取りが改
めて始まることはない。In machine cycle 4, the oC cycle of instruction BCTI is executed, and at the same time the instruction address register 411 is
In this example, the instruction A that follows the branch N0GO side of the instruction BCTI is
The address A1> of the instruction A1 is set, and the IC stage of the instruction A1 is executed. flip flop 437,438
is the OT stage BH output in the previous machine cycle
The OC stage prediction confirmation circuit 426 receives the T update instruction signal and the OT stage Go prefetch instruction signal and sets them to "1" and 0, respectively. Command B
The predicted branch destination address <C1> of CTI and the ■ bit are sent via the signal line 137, and the actual branch destination address determined by the instruction word specification of the instruction BCT1 is sent to the signal line 13.
3 from the instruction address conversion circuit 402, and it is detected whether the predicted branch destination address <C1> is correct. However, since the flip-flop 437 is set to "1", even if the branch destination address <CI> is incorrect, the OC stage prediction failure signal will not be output to the signal line 140, and the instruction BCTI will be branched at the OT stage. The prefetching to the branch GO side does not start again by canceling the operation of redoing the prefetching to the N0GO side.
次のマシンサイクル５において、命令ＢＣＴ１のＥＸス
テージが実行される。命令実行回路４０７は命令ＢＣＴ
Ｉで指定された計数動作を行ない、その結果が“Ｏ”に
なることから、信号線１４９の分岐成否信号に分岐Ｎ０
ＧＯを示す“Ｏ”を出力する。これに応答して選択回路
４２２は、アドレス生成回路４３２の出力する命令ＢＣ
ＴＩの分岐Ｎ。In the next machine cycle 5, the EX stage of instruction BCT1 is executed. The instruction execution circuit 407 executes the instruction BCT
Since the counting operation specified by I is performed and the result is "O", a branch N0 is sent to the branch success/failure signal on the signal line 149.
Outputs “O” indicating GO. In response, the selection circuit 422 selects the command BC output from the address generation circuit 432.
Branch N of TI.
ＧＯ側に後続する命令Ａ１のアドレスくＡ１〉を選択し
て信号線１５５に出力する。同時に信号線１５１には分
岐情報レジスタ（ＱＲ４）４２０の保持する命令ＢＣＴ
Ｉのアドレス＜ＢＣＴＩ＞が出力される。一方フリップ
フロップ４３９，４４０は、フリップフロップ４３７．
４３８の内容をＯＣステージ予測確認回路４２６を通し
て受けそれぞれ“１”、“０“にセットされる。ＥＸス
テージ予測確認回路４２７は、信号線１４９の分岐成否
信号と、前のマシンサイクルで信号線１４６を介して与
えられた分岐情報レジス９ （ＱＲ３） ４１９ （７
）保持しティた命令ＢＣＴＩの分岐情報のＶビット、お
よびフリップフロップ４３９、４４０とから、信号線１
４８のＥＸステージＢＨＴ更新指示信号として“１”を
出力し、信号線１４７のＥＸステージ予測失敗信号とし
て“０゛を出力することによって、命令ＢＣＴＩの分岐
情報に従って分岐Ｇｏへ後続の命令先取りを行なったに
もかかわらず、命令ＢＣＴＩは実際には分岐Ｎ０ＧＯで
あること、しかしながら後続の誤った命令先取り動作は
キャンセルされて既に分岐Ｎ０ＧＯ側への命令取出し動
作が行なわれているためＥＸステージでは命令先取りの
やり直しを指示する必要のないことを示すと共に、命令
ＢＣＴＩの分岐情報の更新が必要なことを示す。これを
受けて命令先取り制御回路４２３は、命令アドレスレジ
スタ４１１の入力セレクタに対し信号線１５１上の命令
ＢＣＴ１のアドレス＜ＢＣＴＩ＞を選択するよう指示し
、命令アドレスリカバレジスタ４２８の入力セレクタに
対しては信号線１０７上のアドレス＜Ａｔ＞＋１６を選
択するよう指示する。もしこの時、命令アドレスレジス
タ４１１の保持するアドレス＜ＡＩ＞＋８に対応する分
岐情報が分岐ヒストリテーブル４１０に存在してＢＨＴ
−ＨＩＴ信号が信号線１０６を介して与えられれば、命
令先取り制御回路４２３は、命令アドレスリカバレジス
タ４２８の入力セレクタに対しては信号線１０５上の分
岐ヒストリテーブル４１０より取出された分岐情報の示
す分岐先アドレスを選択するよう指示する。The address A1> of the instruction A1 that follows on the GO side is selected and output to the signal line 155. At the same time, the instruction BCT held by the branch information register (QR4) 420 is connected to the signal line 151.
The address of I <BCTI> is output. On the other hand, the flip-flops 439, 440 are the flip-flops 437.
The contents of 438 are received through the OC stage prediction confirmation circuit 426 and are set to "1" and "0", respectively. The EX stage prediction confirmation circuit 427 receives the branch success/failure signal on the signal line 149 and the branch information register 9 (QR3) 419 (7
) from the V bit of the branch information of the held instruction BCTI and the flip-flops 439 and 440, the signal line 1
By outputting "1" as the EX stage BHT update instruction signal on the signal line 148 and "0" as the EX stage prediction failure signal on the signal line 147, the subsequent instruction is prefetched to the branch Go according to the branch information of the instruction BCTI. Despite this, the instruction BCTI is actually a branch N0GO. However, the subsequent erroneous instruction prefetch operation has been canceled and the instruction fetch operation to the branch N0GO side has already been performed, so the instruction prefetch is not performed at the EX stage. This indicates that there is no need to instruct the redo of the instruction BCTI, and also indicates that it is necessary to update the branch information of the instruction BCTI.In response, the instruction prefetch control circuit 423 sends the signal line 151 It instructs to select the address <BCTI> of the above instruction BCT1, and instructs the input selector of the instruction address recovery register 428 to select the address <At>+16 on the signal line 107. The branch information corresponding to the address <AI>+8 held in the address register 411 exists in the branch history table 410, and the BHT
- When the HIT signal is applied via the signal line 106, the instruction prefetch control circuit 423 indicates the branch information retrieved from the branch history table 410 on the signal line 105 to the input selector of the instruction address recovery register 428. Instructs to select a branch destination address.
次のマシンサイクル６において、命令ＢＣＴＩは分岐ヒ
ストリテーブル４１０内の命令ＢＣＴＩについての分岐
情報の更新を行なうＨＵＸステージ実行する。命令アド
レスレジスタ４１１には命令アドレス＜ＢＣＴＩ＞がセ
ットされ、フリップフロップ４４１は前のマシンサイク
ルで信号線１４８に出力されたＥＸステージＢＨＴ更新
指示信号を受けて“１”にセントされ、その出力は信号
線１５４を介、して分岐ヒストリテーブル４１０に与え
られる。In the next machine cycle 6, instruction BCTI executes a HUX stage that updates the branch information for instruction BCTI in branch history table 410. The instruction address <BCTI> is set in the instruction address register 411, the flip-flop 441 is set to "1" in response to the EX stage BHT update instruction signal output to the signal line 148 in the previous machine cycle, and its output is It is applied to branch history table 410 via signal line 154.
これに応答して分岐ヒストリテーブル４１０内の命令Ｂ
ＣＴＩの分岐情報のＶビットがリセットされる。一方こ
の時、命令先取り制御回路４２３は命令アドレスレジス
タ４１１の入力セレクタに対して信号線１６２上に出力
されている命令アドレスリカバレジスタ４２８の保持す
るアドレス＜ＡＩ＞＋１６を選択するよう指示し、もし
この時、ＯＡＸステージある命令Ａ１について、ＯＡス
テージ予測確認回路４２４より信号線１２１を介してＯ
ＡＸステージ予測失敗信号与えられれば、信号線１２８
上のアドレスを選択するように指示する。In response, instruction B in branch history table 410
The V bit of the CTI branch information is reset. On the other hand, at this time, the instruction prefetch control circuit 423 instructs the input selector of the instruction address register 411 to select the address <AI>+16 held by the instruction address recovery register 428 that is output on the signal line 162. At this time, regarding the instruction A1 in the OAX stage, the OA stage prediction confirmation circuit 424 sends an OAX signal via the signal line 121.
If the AX stage prediction failure signal is given, signal line 128
Instruct them to select the address above.
マシンサイクル７以降は、命令アドレスレジスタ４１１
にセントされたアドレスに従って命令先取り動作が続け
られる。After machine cycle 7, the instruction address register 411
Instruction prefetch operations continue according to the address sent to .
第２０図は、分岐ヒストリテーブルに対応する分岐情報
が存在し、分岐ＧＯ側へ後続の命令先取り動作が行なわ
れた無条件分岐命令、あるいは実際に分岐Ｇｏとなる条
件分岐命令Ｂｌの実行のようすを示すタイムチャートで
あり、命令Ｂ１に対する分岐情報の示す分岐先アドレス
が実際に命令Ｂ１の指定する分岐先アドレスとは異なっ
ていた場合を示している。Figure 20 shows the execution of an unconditional branch instruction for which branch information exists in the branch history table and a subsequent instruction is prefetched to the branch GO side, or a conditional branch instruction Bl that actually becomes a branch Go. This is a time chart showing a case where the branch destination address indicated by the branch information for instruction B1 is actually different from the branch destination address designated by instruction B1.
第１図及び第２０図を参照するとマシンサイクル０の時
刻において、無条件分岐命令あるいは条件分岐命令であ
る命令Ｂ１のアドレスくＢ１〉が命令アドレスレジスタ
４１１にセットされて命令Ｂ１のＩＣステージが実行さ
れる。アドレスくＢ１〉は信号線１０１を介して命令記
憶回路４０８に与えられ命令語の取出しが行なわれると
ともに、分岐ヒストリテーブル４１０にも与えられ、命
令Ｂｌに対する分岐情報の取出しが行なわれる。その結
果分岐ヒストリテーブル４１０は命令Ｂ１に対する分岐
情報を取出し、信号線１０５に分岐先アドレス〈Ｃ１〉
を出力するとともに、信号線１０６にはＢＨＴ−ＨＩＴ
信号を出力する。これに応答して命令先取り制御回路４
２３は、命令アドレスレジスタ４１１の入力セレクタに
対して、予測された分岐先アドレスくＣ１〉が出力され
ている信号線１０５を選択するよう指示する。Referring to FIGS. 1 and 20, at the time of machine cycle 0, the address B1 of instruction B1, which is an unconditional branch instruction or a conditional branch instruction, is set in the instruction address register 411, and the IC stage of instruction B1 is executed. be done. The address B1> is applied to the instruction storage circuit 408 via the signal line 101 to retrieve the instruction word, and is also applied to the branch history table 410 to retrieve the branch information for the instruction B1. As a result, the branch history table 410 takes out the branch information for the instruction B1 and sends the branch destination address <C1> to the signal line 105.
At the same time, BHT-HIT is output on the signal line 106.
Output a signal. In response to this, the instruction prefetch control circuit 4
23 instructs the input selector of the instruction address register 411 to select the signal line 105 to which the predicted branch destination address C1> is output.
次のマシンサイクルｌにおいては、予測された分岐先ア
ドレス＜Ｃ１＞が命令アドレスレジスタ４１１にセット
され、命令Ｃ１のＩＣステージが実行されるとともに命
令Ｂ１のＩＤステージが実行される。In the next machine cycle 1, the predicted branch destination address <C1> is set in the instruction address register 411, and the IC stage of the instruction C1 is executed, as well as the ID stage of the instruction B1.
マシンサイクル２において、命令Ｃ１のＩＤステージと
命令Ｃ１の後続の命令Ｃ２のＩＣステージが実行される
とともに、命令Ｂ１のＯＡステージが実行され、命令Ｂ
１の分岐先アドレスが命令アドレス生成回路４０１によ
って計算され信号ｖＡ１１９上にその論理アドレスが出
力される。In machine cycle 2, the ID stage of instruction C1 and the IC stage of instruction C2 subsequent to instruction C1 are executed, and the OA stage of instruction B1 is executed.
The branch destination address of 1 is calculated by the instruction address generation circuit 401, and the logical address is outputted on the signal vA119.
マシンサイクル３においては命令Ｂ１のＯＴステージが
実行され、命令Ｂ１の分岐先アドレスが命令アドレス変
換回路４０２で実アドレスくＤｌ〉に変換され、信号線
１３３上に出力されるとともに、命令Ｃ１，Ｃ２，Ｃ３
のＯＡ、ＩＤ、ＩＣステージがそれぞれ実行される。分
岐情報レジスタ （ＱＲ２）４１Ｂには、命令Ｂ１の分
岐情報がセットされ、予測された分岐アドレス＜ＣＩ＞
と■ビットが信号線１３７上に出力される。In machine cycle 3, the OT stage of instruction B1 is executed, and the branch destination address of instruction B1 is converted by the instruction address conversion circuit 402 into a real address Dl>, which is output on the signal line 133, and the branch destination address of instruction B1 is ,C3
The OA, ID, and IC stages of are executed respectively. The branch information register (QR2) 41B is set with the branch information of instruction B1, and the predicted branch address <CI>
and ■ bits are output on the signal line 137.
マシンサイクル４において、命令Ｂｌ、 Ｃ１゜Ｃ２
，Ｃ３，Ｃ４のＱＣ，ＯＴ、 ＯＡ、 ＋Ｄ、 Ｉ
Ｃの各ステージがそれぞれ実行される。ＯＣステージ予
測確認回路４２６は、前のマシンサイクルで信号線１３
７を介して与えられた命令Ｂ１の予測された分岐先アド
レスくＣ１〉とＶビットおよび信号線１３３を介して与
えられた命令Ｂ１の命令語によって指定された実際の分
岐先アドレスくＤｌ〉とを照合し、予測された分岐先ア
ドレス〈Ｃ１〉が誤っていることを検出し、信号線１４
０にＯＣステージ予測失敗信号を出力するとともに、信
号線１５６にＯＣステージＢＩＴ更新指示信号を、信号
線１４１にはＯＣステージＧＯ先取り指示信号をそれぞ
れ出力する０分岐情報レジスタ （Ｑ Ｒ３）４１９は
前のマシンサイクルで信号線１３３上に出力された命令
Ｂ１の実際の分岐先アドレス〈Ｄｌ〉がセットされ、信
号ｗＡ１４３上にアドレス〈Ｄｌ〉を出力する。命令先
取り制御回路４２３は、信号線１４０のＯＣステージ予
測失敗信号に応答して、命令アドレスレジスタ４１１の
入力セレクタに対して信号線１４３上のアドレスくＤｌ
〉を選択するよう指示する。又、ＯＣステージ予測失敗
信号が出力されたことにより、命令Ｂ１の分岐情報の示
す誤った分岐先アドレスくＣ１〉に従って先取りされた
命令Ｃ１，Ｃ２，Ｃ３，Ｃ４の動作は全てキャンセルさ
れる。In machine cycle 4, instructions Bl, C1°C2
, C3, C4 QC, OT, OA, +D, I
Each stage of C is executed respectively. The OC stage prediction confirmation circuit 426 detects the signal line 13 in the previous machine cycle.
The predicted branch destination address (C1) of the instruction B1 given via the signal line 133, the actual branch destination address (Dl) specified by the instruction word of the instruction B1 given via the V bit and the signal line 133, and It is detected that the predicted branch destination address <C1> is incorrect, and the signal line 14
The 0 branch information register (Q R3) 419 outputs an OC stage prediction failure signal to 0, an OC stage BIT update instruction signal to the signal line 156, and an OC stage GO prefetch instruction signal to the signal line 141. The actual branch destination address <Dl> of the instruction B1 outputted on the signal line 133 in the machine cycle is set, and the address <Dl> is outputted on the signal wA143. In response to the OC stage prediction failure signal on the signal line 140, the instruction prefetch control circuit 423 sets the address Dl on the signal line 143 to the input selector of the instruction address register 411.
〉. Further, since the OC stage prediction failure signal is output, the operations of the instructions C1, C2, C3, and C4, which were prefetched according to the incorrect branch destination address C1> indicated by the branch information of the instruction B1, are all canceled.
マシンサイクル５においては、命令アドレスレジスタ４
１１には命令Ｂ１の実際の分岐先アドレスであるアドレ
スくＤｌ〉がセットされて命令ＤＩのＩＣステージが実
行されるとともに、命令Ｂ１のＥＸステージが実行され
る。命令実行回路４０７は命令８１が条件分岐命令であ
れば、命令Ｂ１の命令語により指定された分岐条件を判
定して、その結果信号線１４９の分岐成否信号に分岐Ｇ
ｏを示す“１”を出力し、命令Ｂ１が無条件分岐命令で
あればやはり信号線１４９の分岐成否信号に“１”を出
力する。これに応答して選択回路４２２は、分岐情報レ
ジスタ （ＱＲ４）４２０の保持する実際の分岐先アド
レス＜ＤＩ＞を選択して信号線１５５上に出力する。又
、信号線１５１には命令Ｂ１のアドレス〈Ｂ１〉が出力
される。フリップフロップ４３９゜４４０は、前のマシ
ンサイクルで出力されたＯＣステージＢＨＴ更新指示信
号と、ＯＣステージＧＯ先取り指示信号を受けてどらち
も１”にセントされる。ＥＸステージ予測確認回路４２
７は、命令Ｂ１に対する分岐情報に従って誤った後続の
命令の取出しが行なわれたが既にキャンセルされて正し
い分岐ＧＯ側のアドレスに従った命令先取りが行なわれ
ており、ＥＸステージから命令先取りのやり直しを指示
する必要のないこと、ただし分岐ヒストリテーブル４１
０の命令Ｂ１についての分岐情報は修正する必要のある
ことを示すために、信号線１４７のＥＸステージ予測失
敗信号には“Ｏ″を、信号線１４８のＥＸステージＢＨ
Ｔ更新指示信号には“１′を出力する。これに応答して
命令先取り制御回路４２３は、命令アドレスレジスタ４
１１の入力セレクタに対し信号線１５１上の命令Ｂ１の
アドレスくＢ１〉を選択するように、また命令アドレス
リカバレジスタ４２８の入力セレクタに対し信号線１０
７上のアドレス＜Ｄｉ＞＋８を選択するようそれぞれ指
示する。もしこの時、命令アドレスレジスフ４１１の保
持するアドレスくＤｌ〉に対応する分岐情報が分岐ヒス
トリテーブル４１０に存在してＢＨＴ−ＨＩＴ信号が信
号線１０６に出力されれば、命令アドレスリカバレジス
タ４２８の入力セレクタに対しては、信号線１０５上の
分岐ヒストリテーブル４１０より取出された分岐情報の
示す分岐先アドレスを選択するよう指示する。In machine cycle 5, instruction address register 4
Address Dl>, which is the actual branch destination address of the instruction B1, is set in 11, and the IC stage of the instruction DI is executed, and the EX stage of the instruction B1 is executed. If the instruction 81 is a conditional branch instruction, the instruction execution circuit 407 determines the branch condition specified by the command word of the instruction B1, and as a result indicates the branch success/failure signal on the signal line 149.
If the instruction B1 is an unconditional branch instruction, it also outputs "1" to the branch success/failure signal on the signal line 149. In response, the selection circuit 422 selects the actual branch destination address <DI> held in the branch information register (QR4) 420 and outputs it onto the signal line 155. Further, the address <B1> of the instruction B1 is output to the signal line 151. Flip-flops 439 and 440 receive the OC stage BHT update instruction signal and the OC stage GO preemption instruction signal output in the previous machine cycle, and both are set to 1''. EX stage prediction confirmation circuit 42
7, an incorrect subsequent instruction was fetched according to the branch information for instruction B1, but it has already been canceled and the instruction prefetch has been performed according to the correct address on the branch GO side, and the instruction prefetch must be re-fetched from the EX stage. Things that do not need to be specified, but branch history table 41
To indicate that the branch information for the instruction B1 of 0 needs to be corrected, the EX stage prediction failure signal on the signal line 147 is set to "O", and the EX stage BH on the signal line 148 is set to "O".
“1” is output as the T update instruction signal. In response, the instruction prefetch control circuit 423 updates the instruction address register 4.
11 to select the address B1> of the instruction B1 on the signal line 151, and the input selector of the instruction address recovery register 428 to the signal line 10.
7 to select address <Di>+8. At this time, if the branch information corresponding to the address Dl held by the instruction address register 411 exists in the branch history table 410 and the BHT-HIT signal is output to the signal line 106, the instruction address recovery register 428 The input selector is instructed to select the branch destination address indicated by the branch information extracted from the branch history table 410 on the signal line 105.
次のマシンサイクル６において、命令ＢｌのＨＵステー
ジが実行され、命令Ｂ１に対する分岐情報の更新が行な
われる。命令アドレスレジスタ４１１には命令Ｂ１のア
ドレスくＢ１〉がセットされ、レジスタ４３４には命令
Ｂ１の正しい分岐先アドレス〈Ｄｌ〉がセントされ、フ
リフプフロップ４４１は前のマシンサイクルで出力され
たＥＸステージＢＨＴ更新指示信号を受け“１”がセッ
トされ、その出力が信号ｖＡ１５４を介して分岐ヒスト
リテーブル４１０に与えられる。これに応答して分岐ヒ
ストリテーブル４１０内の命令Ｂ１に対する分岐情報が
分岐先アドレスとして〈Ｄｌ〉を示すように更新される
。一方この時、命令先取り制御回路４２３は、命令アド
レスレジスタ４１１の入力セレクタに対し、命令アドレ
スリカバレジスタ４２８の出力を選択するよう指示する
。In the next machine cycle 6, the HU stage of instruction B1 is executed, and the branch information for instruction B1 is updated. The instruction address register 411 is set to the address B1 of the instruction B1, the register 434 is set to the correct branch destination address Dl of the instruction B1, and the flip-flop 441 is set to the EX stage address output in the previous machine cycle. In response to the BHT update instruction signal, "1" is set, and its output is given to the branch history table 410 via the signal vA154. In response, the branch information for instruction B1 in the branch history table 410 is updated to indicate <Dl> as the branch destination address. On the other hand, at this time, the instruction prefetch control circuit 423 instructs the input selector of the instruction address register 411 to select the output of the instruction address recovery register 428.
マシンサイクル７において、命令アドレスリカバレジス
タ４２８に退避していた命令アドレスが命令アドレスレ
ジスタ４１１にセットされて、以降そのアドレスに従っ
て命令先取り動作が続けられる。In machine cycle 7, the instruction address saved in the instruction address recovery register 428 is set in the instruction address register 411, and thereafter the instruction prefetch operation continues according to that address.
第２１図は、分岐ヒストリテーブル４１０に対応する分
岐情報が存在し分岐ＧＯ側へ後続の命令先取り動作が行
なわれた条件分岐命令ＢＣＩの実行のようすを示すタイ
ムチャートであり、命令ＢＣＩに対する分岐情報の示す
分岐先アドレスは、実際に命令ＢＣＩの指定する分岐先
アドレスとは異なっており、さらに条件分岐命令ＢＣＩ
はその分岐条件を判定した結果分岐Ｎ０ＧＯであった場
合を示している。FIG. 21 is a time chart showing the execution of a conditional branch instruction BCI in which there is branch information corresponding to the branch history table 410 and a subsequent instruction prefetch operation is performed on the branch GO side. The branch destination address indicated by is different from the branch destination address actually specified by the instruction BCI, and furthermore, the branch destination address indicated by the conditional branch instruction BCI
indicates a case where the branch condition is determined and the branch is NOGO.
第１図および第２１図を参照すると、マシンサイクル０
において、条件分岐命令ＢＣＩのアドレス＜ＢＣＩ＞が
命令アドレスレジスタ４１１にセットされ、命令ＢＣＩ
のＩＣステージ゛が実行される。Referring to FIGS. 1 and 21, machine cycle 0
, the address <BCI> of the conditional branch instruction BCI is set in the instruction address register 411, and the instruction BCI
The IC stage is executed.
同時に命令ＢＣＩの分岐情報が分岐ヒス） ＩＪ子テー
ブル１０より取出され、予測された分岐先アドレスとし
て〈Ｃ１〉が信号線１０５上に出力され、ＢＨＴ−ＨＩ
Ｔ信号が信号線１０６上に出力される。At the same time, the branch information of the instruction BCI is taken out from the IJ child table 10, and <C1> is output on the signal line 105 as the predicted branch destination address, and the BHT-HI
A T signal is output on signal line 106.
これに応答して命令先取り制御回路４２３は、命令アド
レスレジスタ４１１の入力セレクタに対して、信号線１
０５上のアドレス＜ＣＩ＞を選択するよう指＃する。In response, the instruction prefetch control circuit 423 sends signal line 1 to the input selector of the instruction address register 411.
05 to select address <CI>.
次のマシンサイクル１において、命令ＢＣＩの予測され
た分岐先アドレスくＣ１〉が命令アドレスレジスタ４１
１にセットされ、命令Ｃ１のＩＣステージが実行される
とともに、命令ＢＣＩのＩＤステージが実行される。In the next machine cycle 1, the predicted branch destination address C1 of the instruction BCI is stored in the instruction address register 41.
Set to 1, the IC stage of instruction C1 is executed, and the ID stage of instruction BCI is executed.
マシンサイクル２において、命令ＣｔのＩＤステージと
、命令Ｃ１の後続の命令Ｃ２のＩＣステージが実行され
ると共に、命令ＢＣＩのＯＡステージが実行され、命令
ＢＣＩの分岐先アドレスが命令アドレス生成回路４０１
によって計算され、信号＆１１１９上にその論理アドレ
スが出力される。In machine cycle 2, the ID stage of the instruction Ct and the IC stage of the instruction C2 following the instruction C1 are executed, and the OA stage of the instruction BCI is executed, and the branch destination address of the instruction BCI is set to the instruction address generation circuit 401.
and outputs its logical address on signal &1119.
マシンサイクル３においては、命令ＢＣＩのＯＴステー
ジが実行され、命令ＢＣＩの分岐先アドレスが命令アド
レス変換回路４０２によって実アドレス〈Ｄｌ〉に変換
され信号線１３３上に出力される。同時に命令Ｃ１，Ｃ
２，Ｃ３のＯＡ、１０゜ＩＣステージもそれぞれ実行さ
れる。分岐情報レジスタ（ＱＲ２）４１８には命令ＢＣ
Ｉの分岐情報がセットされ予測された分岐先アドレスく
Ｃ１〉とＶビットが信号線１３７上に出力される。In machine cycle 3, the OT stage of the instruction BCI is executed, and the branch destination address of the instruction BCI is converted into a real address <Dl> by the instruction address conversion circuit 402 and output onto the signal line 133. At the same time, instructions C1 and C
The OA and 10° IC stages of 2 and C3 are also executed, respectively. Branch information register (QR2) 418 contains instruction BC.
The branch information of I is set, and the predicted branch destination address C1> and the V bit are output on the signal line 137.
マシンサイクル４においては、命令ＢＣＩ、Ｃ１、Ｃ２
，Ｃ３，Ｃ４のＱＣ，ＯＴ、 ＯＡ、 ＩＤ。In machine cycle 4, instructions BCI, C1, C2
, C3, C4 QC, OT, OA, ID.
ＩＣの各ステージがそれぞれ実行される。ＯＣステージ
予測Ｖｆ１認回路４２６は、前のマシンサイクルで信号
！１３７を介して与えられた命令ＢＣＩの予測された分
岐先アドレス〈Ｃ１〉とＶビット、および信号線１３３
を介して与えられた命令ＢＣＩの命令語によって指定さ
れた実際の分岐先アドレス＜ＤＩ＞とを照合して、予測
された分岐先アドレスくＣ１〉が誤っていることを検出
し、信号線１４０にｏＣステージ予測失敗信号を出力す
るとともに、信号線１５６にＯＣステージＢＨＴ更新指
示信号を、信号ｖＡ１４１にはＯＣステージＧＯ先取り
指示信号をそれぞれ出力する。分岐情報レジスタ（ＱＲ
３）４１９は、前のマシンサイクルで信号線１３３に出
力されていた実際の分岐先アドレス〈Ｄｌ〉がセットさ
れ、信号線１４３上にそのアドレスくＤｌ〉を出力する
。命令先取り制御回路４２３は信号線１４０のＯＣステ
ージ予測失敗信号に応答して、命令アドレスレジスタ４
１１の入力セレクタに対して、信号線１４３上のアドレ
ス〈Ｄｌ〉を選択するよう指示する。又、ｏＣステージ
予測失敗信号が出力されたことにより命令ＢＣＩの分岐
情報の示す誤った分岐先アドレス〈Ｃ１〉に従って先取
りされた命令Ｃ１，Ｃ２，Ｃ３，Ｃ４の動作は全てキャ
ンセルされる。Each stage of the IC is executed individually. The OC stage prediction Vf1 recognition circuit 426 receives the signal! in the previous machine cycle. The predicted branch destination address <C1> of the instruction BCI given via 137, the V bit, and the signal line 133
It compares it with the actual branch destination address <DI> specified by the instruction word of the instruction BCI given via the signal line 140, and detects that the predicted branch destination address <DI> is incorrect. It outputs an oC stage prediction failure signal to the signal line 156, an OC stage BHT update instruction signal to the signal line 156, and an OC stage GO prefetch instruction signal to the signal vA141. Branch information register (QR
3) In 419, the actual branch destination address <Dl> that was output to the signal line 133 in the previous machine cycle is set, and the address <Dl> is output onto the signal line 143. The instruction prefetch control circuit 423 responds to the OC stage prediction failure signal on the signal line 140 to read the instruction address register 4.
The input selector No. 11 is instructed to select the address <Dl> on the signal line 143. Furthermore, since the oC stage prediction failure signal is output, the operations of the instructions C1, C2, C3, and C4 that were prefetched according to the incorrect branch destination address <C1> indicated by the branch information of the instruction BCI are all canceled.
マシンサイクル５においては、命令アドレスレジスタ４
１１には、命令ＢＣＩの命令語より求められた分岐先ア
ドレスくＤｌ〉がセントされ、命令ＤｌのＩＣステージ
が実行されるとともに、命令ＢＣＩのＥＸステージが実
行される。命令実行回路４０７は、条件分岐命令ＢＣＩ
の命令語により指定された分岐条件を判定して、その結
果信号線１４９の分岐成否信号に分岐Ｎ０ＧＯを示す“
０゛を出力する。これに応答して選択回路４２２は、ア
ドレス生成回路４３２の出力する命令ＢＣＩの命令アド
レス＜ＢＣＩ＞と命令ＢＣＩの命令語長とを加算したア
ドレス＜Ａ１＞を選択し、信号＆’ｊｌ１５５上に出力
する。また、信号線１５１上には、命令ＢＣＩのアドレ
ス＜ＢＣＩ＞が出力される。フリップフロップ４３９．
４４０は、前のマシンサイクルで出力されたＯＣステー
ジＢｌ（Ｔ更新指示信号と、ＯＣステージＧｏ先取り指
示信号とを受けて、どちらも“１”にセットされる。Ｅ
Ｘステージ予測確認回路４２７は、前のマシンサイクル
で信号線１４６を介して分岐情報レジスタ（ＱＲ３）４
１９の保持する命令ＢＣＩのＶビットと、信号線１４９
の分岐成否信号およびフリップフロップ４３９．４４０
の出力を受けて、信号ｖ１１４７のＥＸステージ予測失
敗信号と信号線１４８のＥＸステージＢＨＴ更新指示信
号とに“１゛を出力し、命令ＢＣＩの分岐情報は誤って
おり、既に分岐ＧＯ側へ後続する命令の先取りのやり直
しが指示されたが、実際には命令ＢＣＩは分岐Ｎ０ＧＯ
であり、分岐ヒストリテーブル４１０のＢＣＩに関する
分岐情報を正しく更新するとともに分岐Ｎ０ＧＯ側にａ
続する命令の先取りのやり直しを行なう必要のあること
を示す。これに応答して命令先取り制御回路４２３は、
命令アドレスレジスタ４１１の入力セレクタに対して信
号線１５１上のアドレス＜ＢＣＩ＞を選択するように、
また命令アドレスリカバレジスタ４２８の入力セレクタ
に対しては信号線１５５上のアドレスくＡ１〉を選択す
るようにそれぞれ指示する。In machine cycle 5, instruction address register 4
11, the branch destination address Dl> obtained from the instruction word of the instruction BCI is sent, and the IC stage of the instruction Dl is executed, and the EX stage of the instruction BCI is executed. The instruction execution circuit 407 executes a conditional branch instruction BCI.
The branch condition specified by the instruction word is determined, and as a result, the branch success/failure signal on the signal line 149 indicates branch N0GO.
Outputs 0゛. In response, the selection circuit 422 selects the address <A1> that is the sum of the instruction address <BCI> of the instruction BCI output from the address generation circuit 432 and the instruction word length of the instruction BCI, and outputs it on the signal &'jl155. Output. Further, the address <BCI> of the instruction BCI is output onto the signal line 151. flip flop 439.
440 receives the OC stage Bl (T update instruction signal and the OC stage Go preemption instruction signal output in the previous machine cycle, and both are set to "1".E).
The X stage prediction confirmation circuit 427 receives the branch information register (QR3) 4 via the signal line 146 in the previous machine cycle.
The V bit of the instruction BCI held by 19 and the signal line 149
branch success/failure signals and flip-flops 439.440
In response to the output of However, in reality, the instruction BCI is branch N0GO.
, the branch information related to BCI in the branch history table 410 is updated correctly, and the a
Indicates that it is necessary to redo the prefetch of the following instruction. In response to this, the instruction prefetch control circuit 423:
In order to select the address <BCI> on the signal line 151 for the input selector of the instruction address register 411,
The input selectors of the instruction address recovery register 428 are also instructed to select the address A1 on the signal line 155.
次のマシンサイクル６において、命令ＢＣＩのＨＵステ
ージが実行され命令ＢＣＩに対する分岐情報の更新が行
なわれる。命令アドレスレジスタ４１１には命令ＢＣＩ
のアドレス＜ＢＣ１＞がセットされ、命令アドレスリカ
バレジスタ４２８とレジスタ４３４には命令ＢＣＩの分
岐Ｎ０ＧＯ側のアドレス＜ＡＩ＞がセントされる。又、
フリップフロップ４４１には前のマシンサイクルで出力
されたＥＸステージＢＩＴ更新指示信号によって“１”
がセントされ、その出力が信号線１５４を介して分岐ヒ
ストリテーブル４１０に与えられる。これに応答して分
岐ヒストリテーブル４１０内の命令ＢＣＩに対する分岐
情報のＶピントがリセットされる。一方この時、命令先
取り制御回路４２３は、命令アドレスレジスタ４１１の
入力セレクタに対して、命令ＢＣＩの分岐Ｎ０ＧＯ側の
アドレスくＡ１〉を保持する命令アドレスリカバレジス
タ４２８の出力を選択するように指示する。In the next machine cycle 6, the HU stage of the instruction BCI is executed and the branch information for the instruction BCI is updated. The instruction address register 411 contains the instruction BCI.
The address <BC1> of the instruction BCI is set, and the address <AI> of the branch N0GO side of the instruction BCI is sent to the instruction address recovery register 428 and register 434. or,
The flip-flop 441 is set to “1” by the EX stage BIT update instruction signal output in the previous machine cycle.
is sent, and its output is provided to branch history table 410 via signal line 154. In response to this, the V pinto of the branch information for the instruction BCI in the branch history table 410 is reset. Meanwhile, at this time, the instruction prefetch control circuit 423 instructs the input selector of the instruction address register 411 to select the output of the instruction address recovery register 428 that holds the address A1 on the branch N0GO side of the instruction BCI. .
マシンサイクル７においては、命令アドレスレジスフ４
１１にアドレス〈Ａ１〉がセントされ、命令ＢＣＩの後
続の命令ＡＩの取出しが行なわれる。In machine cycle 7, instruction address register 4
The address <A1> is sent to 11, and the instruction AI subsequent to the instruction BCI is fetched.
そして以降、命令アドレスレジスタ４１１にセットされ
たアドレスに従って命令先取り動作が続けられる。Thereafter, the instruction prefetch operation continues according to the address set in the instruction address register 411.
次に本発明の効果を第１７図を参照しながら説明する。 Next, the effects of the present invention will be explained with reference to FIG. 17.
第１７図では、分岐命令ではない命令Ａ１に対応する分
岐情報が分岐ヒストリテーブルより取出されて誤った分
岐情報の示す分岐先アドレスに従って後続の命令の先取
りが行なわれた場合の動作を示しているが、分岐情報が
誤っており、予測が失敗したことは、ＯＡステージに設
けた、命令が分岐情報でないにもかかわらず分岐情報Ｇ
こよって分岐ＧＯ側に先取りが行なわれたことを検出す
る回路によって、命令Ａ１がＯＡステージを実行中のマ
シンサイクル２の時点で検出され、次のマシンサイクル
３では正しい後続の命令Ａ２のＩＣステージが実行され
ている。この場合、命令Ａ１に対応する誤った分岐情報
によって失われたロスサイクルは、わずか２マシンサイ
クルである。一方、本発明を適用しない従来技術では、
正しい後続の命令Ａ２のＩＣステージが実行されるのは
命令Ａ１についての分岐ヒストリテーブル上の誤った分
岐情報を更新するＨＵステージの後のマシンサイクル７
の時となり、６マシンサイクルものロスサイクルを費や
してしまう。FIG. 17 shows the operation when the branch information corresponding to instruction A1, which is not a branch instruction, is retrieved from the branch history table and the subsequent instruction is prefetched according to the branch destination address indicated by the incorrect branch information. However, the branch information was incorrect and the prediction failed because the branch information G provided in the OA stage was used even though the instruction was not branch information.
Therefore, the circuit that detects prefetching on the branch GO side detects instruction A1 at the time of machine cycle 2 when the OA stage is being executed, and in the next machine cycle 3, the IC stage of the correct subsequent instruction A2 is detected. is being executed. In this case, only two machine cycles are lost due to incorrect branch information corresponding to instruction A1. On the other hand, in the conventional technology to which the present invention is not applied,
The IC stage of the correct successor instruction A2 is executed in machine cycle 7 after the HU stage that updates the incorrect branch information in the branch history table for instruction A1.
, and 6 machine cycles were lost.
以上説明したように、分岐命令でない命令に対応する分
岐情報が分岐ヒストリテーブルに登録されていたため誤
った命令先取り動作が行なわれた場合、本発明によって
、従来技術に比べてはるかに少ないロスサイクルを費や
すだけで正しい後続の命令先取り動作を行なうことがで
きるという効果がある。As explained above, when an erroneous instruction prefetch operation is performed because branch information corresponding to an instruction that is not a branch instruction is registered in the branch history table, the present invention can reduce lost cycles much less than the conventional technology. The effect is that the correct subsequent instruction prefetch operation can be performed just by spending a certain amount of time.
第１図は本発明の一実施例のブロック図、第２図は第１
図の分岐ヒストリテーブル４１０の実施例のブロック図
、
第３図は第２図の記憶部５０１および５０２の記憶形式
を示す図、
第４図は第２図のテスト回路５０３〜５０６の実施例の
ブロック図、
第５図は第１図の命令記憶回路４０８における命令語の
配列の一例を示す図、
第６図は第２図のプライオリティ回路５０７の実施例の
ブロック図、
第７図は第１図における分岐情報バッファ４１３および
分岐情報レジスタ４１６の格納形式を示す図、第８図は
第１図における分岐情報レジスタ４１７〜４２０の格納
形式を示す図、
第９図は第１図の命令記憶＠路４０８における命令語と
分岐ヒストリテーブル４１０における分岐情報との対応
関係を説明するための図、
第１０図は第９図の分岐ヒストリテーブル４１０による
命令先取り動作を説明するための図、第１１図は第１図
のＯＡステージ予測確認回路４２４の実施例のブロック
図、
第１２図は第１図のＯＴステージ予測確認回路４２５の
実施例のブロック図、
第１３図は第１図のＯＣステージ予測確認回路４２６の
実施例のブロック図、
第１４図は第１図のＥＸステージ予測確認回路４２７の
実施例のブロック図、
第１５図は第１図の命令先取り制御回路４２３の実施例
のブロック図、
第１６図は命令の処理の流れの概要を示す図、第１７図
は分岐命令でない命令に対応する分岐情報が分岐ヒスト
リテーブルに登録されていてその誤った分岐情報に従っ
て命令先取りが行なわれた場合の動作を説明するための
タイムチャート、第１８図は無条件分岐命令あるいは実
際には分岐を行なうＢＣＴ命令の実行において対応する
分岐情報が分岐ヒストリテーブルに登録されていない場
合の動作を説明するためのタイムチャート、第１９図は
実際には分岐を行なわないＢＣＴ命令に対応する分岐情
報が分岐ヒストリテーブルに登録されていて、その分岐
情報に従って命令先取りが行なわれた場合の動作を説明
するためのタイムチャート、
第２０図は無条件分岐命令あるいは実際に分岐を行なう
条件分岐命令に対応する分岐情報が分岐ヒストリテーブ
ルに登録されていて、その分岐情報に従って命令先取り
を行なったところ、その分岐情報の示す分岐先アドレス
が誤っていた場合の動作を説明するためのタイムチャー
トおよび、第２１図は実際には分岐を行なわない条件分
岐命令に対応する分岐情報が分岐ヒストリテーブルに登
録されていて、その分岐情報に従って命令先取りを行な
ったところ分岐情報の示す分岐情報の示す分岐先アドレ
スが誤っていた場合の動作を説明するためのタイムチャ
ートである。
第１図〜第２１図において、
４０１・・・命令アドレス生成回路
４０２・・・命令アドレス変換回路
４０３・・・命令解読回路
４０４・・・オペランドアドレス生成回路４０５・・・
オペランドアドレス変換回路４０６・・・オペランド続
出し回路
４０７・・・命令実行回路、４０８・・・命令記憶回路
４０９・・・命令バッファ
４１０・・・分岐ヒストリテーブル（ＢＨＴ）４１１・
・・命令アドレスレジスタ
４１２・・・命令アドレス加算回路
４１３・・・分岐情報バッファ、４１４・・・命令整列
回路４１５・・・分岐情報切換回路
４１６・・・分岐情報レジスタ （ＱＲＯ）４１７・・
・分岐情報レジスタ （ＱＲＩ）４１８・・・分岐情報
レジスタ （ＱＲ２）４１９・・・分岐情報レジスタ
（ＱＲ３）４２０・・・分岐情報レジスタ （ＱＲ４）
４２１．４２２・・・選択回路、４２３・・・命令先取
り制御回路４２４・・・ＯＡステージ予測確認回路４２
５・・・ＯＴステージ予測確認回路４２６・・・ＯＣス
テージ予測確認回路４２７・・・ＥＸステージ予２１Ｉ
！１ｌｉ１１Ｕ２回路４２８・・・命令アドレスリカバ
レジスタ４３０．４３１，４３２・・・アドレス生成回
路４３３・・・比較回路、４３４，４３５ 用レジスタ
４３６．４３７，４３８，４３９，４４０，４４１・・
・フリップフロップ５０１．５０２・・・記憶部
５０３、５０４ 、５０５．５０６・・・テスト回路５
０７・・・プライオリティ回路、５０８・・・選択回路
５０９・・・オア回路、６０１，６０２，６０３，６０
４・・・アンド回路６０５．６０６，６０７，６０８−
・・オア回路、７０１ ・・・−数回路７０２・・・大
小比較回路、７０３川アンド回路１１０１．１１０２・
・・フリップフロップ１１０３・・・ノット回路、１１
０４・・・アンド回路１２０１、１２０２．１２０３．
１２０４・・・フリップフロップ１２０６、１２０７・
・・真偽回路
１２０８、１２０９．１２１０・・・アンド回路１２１
１．１２１２．１２１３・・・オア回路１３０１、１３
０２・・・レジスタ、１３０３・・・フリップフロップ
１３０６・・・比較回路、１３０７・・・真偽回路１３
０８・・・アンド回路、１３０９．１３１０・・・オア
回路１４０１・・・フリップフロップ
１４０２、１４０３．１４０４・・・真偽回路１４０５
、１４０６・・・ナンド回路
１４０７、１４０８・・・アンド回路、１４０９・・・
オア回路１５０１・・・フリップフロップ
１５０２、１５０３．１５０４．１５０５．１５０６．
１５０７・・・真偽回路１５０８．１５０９．１５１０
．１５１１，１５１２．１５１３．１５１４．１５１５
，１５１６゜１５１７、１５１８・・・アンド回路。FIG. 1 is a block diagram of one embodiment of the present invention, and FIG. 2 is a block diagram of an embodiment of the present invention.
3 is a diagram showing the storage format of the storage units 501 and 502 in FIG. 2. FIG. 4 is a block diagram of an embodiment of the branch history table 410 in FIG. Block diagram: FIG. 5 is a diagram showing an example of the arrangement of instruction words in the instruction storage circuit 408 of FIG. 1; FIG. 6 is a block diagram of an embodiment of the priority circuit 507 of FIG. 2; 8 is a diagram showing the storage format of the branch information registers 417 to 420 in FIG. 1. FIG. 9 is a diagram showing the storage format of the branch information registers 417 to 420 in FIG. 10 is a diagram for explaining the correspondence between the instruction word in the path 408 and the branch information in the branch history table 410. FIG. 10 is a diagram for explaining the instruction prefetching operation by the branch history table 410 in FIG. 9. FIG. is a block diagram of an embodiment of the OA stage prediction confirmation circuit 424 in FIG. 1, FIG. 12 is a block diagram of an embodiment of the OT stage prediction confirmation circuit 425 in FIG. 1, and FIG. 13 is a block diagram of an embodiment of the OT stage prediction confirmation circuit 425 in FIG. FIG. 14 is a block diagram of an embodiment of the confirmation circuit 426; FIG. 14 is a block diagram of an embodiment of the EX stage prediction confirmation circuit 427 in FIG. 1; FIG. 15 is a block diagram of an embodiment of the instruction prefetch control circuit 423 in FIG. , Figure 16 is a diagram showing an overview of the instruction processing flow, and Figure 17 shows a case where branch information corresponding to an instruction that is not a branch instruction is registered in the branch history table, and the instruction is prefetched according to the incorrect branch information. Figure 18 is a time chart for explaining the operation in the case where the corresponding branch information is not registered in the branch history table in the execution of an unconditional branch instruction or a BCT instruction that actually branches. Figure 19 is a time chart for explaining the operation when branch information corresponding to a BCT instruction that does not actually branch is registered in the branch history table and instructions are prefetched according to the branch information. The time chart in Figure 20 shows that branch information corresponding to an unconditional branch instruction or a conditional branch instruction that actually branches is registered in the branch history table, and when an instruction is prefetched according to the branch information, the branch information is 21 is a time chart for explaining the operation when the branch destination address indicated by is incorrect, and FIG. 21 shows that branch information corresponding to a conditional branch instruction that does not actually branch is registered in the branch history table. 12 is a time chart illustrating an operation when an instruction is prefetched according to the branch information, but the branch destination address indicated by the branch information indicated by the branch information is incorrect. 1 to 21, 401...Instruction address generation circuit 402...Instruction address conversion circuit 403...Instruction decoding circuit 404...Operand address generation circuit 405...
Operand address conversion circuit 406...operand succession circuit 407...instruction execution circuit, 408...instruction storage circuit 409...instruction buffer 410...branch history table (BHT) 411...
...Instruction address register 412...Instruction address addition circuit 413...Branch information buffer, 414...Instruction alignment circuit 415...Branch information switching circuit 416...Branch information register (QRO) 417...
・Branch information register (QRI) 418... Branch information register (QR2) 419... Branch information register
(QR3) 420...Branch information register (QR4)
421.422... Selection circuit, 423... Instruction prefetch control circuit 424... OA stage prediction confirmation circuit 42
5...OT stage prediction confirmation circuit 426...OC stage prediction confirmation circuit 427...EX stage prediction 21I
! 1li11U2 circuit 428... Instruction address recovery register 430, 431, 432... Address generation circuit 433... Comparison circuit, 434, 435 register 436, 437, 438, 439, 440, 441...
・Flip-flops 501, 502...Storage units 503, 504, 505, 506...Test circuit 5
07... Priority circuit, 508... Selection circuit 509... OR circuit, 601, 602, 603, 60
4...AND circuit 605, 606, 607, 608-
...OR circuit, 701 ...-number circuit 702 ... magnitude comparison circuit, 703 river AND circuit 1101.1102.
...Flip-flop 1103...Knot circuit, 11
04...AND circuits 1201, 1202.1203.
1204...Flip-flop 1206, 1207.
...Truth circuit 1208, 1209.1210...AND circuit 121
1.1212.1213...OR circuit 1301, 13
02...Register, 1303...Flip-flop 1306...Comparison circuit, 1307...Truth/False circuit 13
08...AND circuit, 1309.1310...OR circuit 1401...flip-flop 1402, 1403.1404...truth circuit 1405
, 1406... NAND circuit 1407, 1408... AND circuit, 1409...
OR circuit 1501...Flip-flop 1502, 1503.1504.1505.1506.
1507...Truth circuit 1508.1509.1510
．． 1511, 1512.1513.1514.1515
, 1516° 1517, 1518...AND circuit.
Claims (1)
令のアドレスを指定する情報と該分岐命令の分岐先アド
レスを含む分岐情報とを対にして複数対記憶する分岐ヒ
ストリテーブル手段と、命令先取り動作を行なう際に、
該命令先取り動作において先取りされる命令のアドレス
を指定する情報が前記分岐ヒストリテーブル手段に登録
されているか否かを調べる第１の点検手段と、前記命令
先取り動作によって先取りされた命令が分岐命令である
か否かを調べる第２の点検手段と、 前記第１の点検手段による登録の判明に応答して前記分
岐ヒストリテーブル手段から対応する分岐情報を読出し
該分岐情報に従って命令先取り動作を継続せしめるよう
制御し、且つ、前記第１および第２の点検手段の結果に
応答して誤った命令先取り動作が行なわれた時には、前
記先取りされた命令の分岐条件の判定を待たずに後続の
誤った命令先取り動作を是正せしめるよう制御する命令
先取り制御手段とを具備したことを特徴とする命令先取
り装置。[Scope of Claims] In an instruction prefetching device in an information processing device, branch history table means stores a plurality of pairs of information specifying an address of a branch instruction and branch information including a branch destination address of the branch instruction; When performing instruction prefetch operation,
a first checking means for checking whether information specifying an address of an instruction to be prefetched in the instruction prefetching operation is registered in the branch history table means; a second inspection means for checking whether there is a registration; and a second inspection means for reading out corresponding branch information from the branch history table means in response to the confirmation of registration by the first inspection means, and continuing the instruction prefetching operation according to the branch information. When an erroneous instruction prefetch operation is performed in response to the results of the first and second checking means, the following erroneous instruction is executed without waiting for the determination of the branch condition of the prefetched instruction. An instruction prefetching device comprising: instruction prefetching control means for controlling to correct a prefetching operation.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61000323A JPH0695306B2 (en) | 1986-01-07 | 1986-01-07 | Instruction prefetching device |
| DE3752100T DE3752100T2 (en) | 1986-01-07 | 1987-01-05 | Instruction prefetcher having a circuit for checking the prediction of a branch instruction before it is executed |
| US07/000,427 US4853840A (en) | 1986-01-07 | 1987-01-05 | Instruction prefetching device including a circuit for checking prediction of a branch instruction before the instruction is executed |
| EP87100055A EP0229619B1 (en) | 1986-01-07 | 1987-01-05 | Instruction prefetching device comprising a circuit for checking prediction for a branch instruction before the instruction is executed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61000323A JPH0695306B2 (en) | 1986-01-07 | 1986-01-07 | Instruction prefetching device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62159230A true JPS62159230A (en) | 1987-07-15 |
| JPH0695306B2 JPH0695306B2 (en) | 1994-11-24 |
Family
ID=11470693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61000323A Expired - Fee Related JPH0695306B2 (en) | 1986-01-07 | 1986-01-07 | Instruction prefetching device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695306B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01321522A (en) * | 1988-06-24 | 1989-12-27 | Nec Corp | Information processor |
| JPH01321521A (en) * | 1988-06-24 | 1989-12-27 | Nec Corp | Information processor |
| JPH08249181A (en) * | 1994-02-04 | 1996-09-27 | Internatl Business Mach Corp <Ibm> | Branch forecasting data processor and operating method |
Citations (2)
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| JPS56155448A (en) * | 1980-05-06 | 1981-12-01 | Nec Corp | Information processor |
| JPS60175148A (en) * | 1984-02-21 | 1985-09-09 | Nec Corp | Instruction prefetching device |
-
1986
- 1986-01-07 JP JP61000323A patent/JPH0695306B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0695306B2 (en) | 1994-11-24 |
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|---|---|---|---|
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