JPS6215911A - Current amplifier circuit - Google Patents
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- JPS6215911A JPS6215911A JP15415485A JP15415485A JPS6215911A JP S6215911 A JPS6215911 A JP S6215911A JP 15415485 A JP15415485 A JP 15415485A JP 15415485 A JP15415485 A JP 15415485A JP S6215911 A JPS6215911 A JP S6215911A
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、増幅回路、特に集積回路構成とするのに好適
する電流増幅回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to an amplifier circuit, and particularly to a current amplifier circuit suitable for an integrated circuit configuration.
通常の集積回路化（ＩＣ化）された電流増幅回路におい
て、限られた電源電圧の中で有効にダイナミックレンジ
を拡大し最大出力を得る一方法として、入力信号を差動
増幅器に加え、この入力信号に比例した互に逆相の差動
出力を取出し、各出力を電流ミラー回路にて合成するよ
うにした回路が知られている。In a normal integrated circuit (IC) current amplifier circuit, one way to effectively expand the dynamic range and obtain maximum output within a limited power supply voltage is to apply an input signal to a differential amplifier, A circuit is known in which differential outputs that are proportional to a signal and have mutually opposite phases are taken out, and each output is combined using a current mirror circuit.
このような増幅回路は２例えば特公昭５８−３４９６６
号公報に記載されており、それに類似した回路例を第１
０図を参照して説明する。Such an amplification circuit is known as 2, for example,
No. 1, and a circuit example similar to it is shown in Part 1.
This will be explained with reference to FIG.
第１０図において、第１の導電形式（ＮＰＮ）のトラン
ジスタ（１１）、 （１２）はエミッタ結合差動増幅器
を成し、各トランジスタのエミッタには電流源（１０）
によって電流が供給される。この電流は静的動作のもと
では第１のトランジスタ（１ｔ）ト第２のトランジスタ
（１２）との間で等しく分割される。In FIG. 10, transistors (11), (12) of the first conductivity type (NPN) form an emitter-coupled differential amplifier, and a current source (10) is connected to the emitter of each transistor.
Current is supplied by. This current is divided equally between the first transistor (It) and the second transistor (12) under static operation.
上記第１のトランジスタ（１１）に対する負荷として、
第１の電流ミラー（Ｍｌ）を成す第３．第４のトランジ
スタ（１３）、 （１４）を含む回路が接続されている
。これらトランジスタ（１ａ）、 （１４）は第２の導
電形式（ＰＮＰ）であって、第４のトランジスタ（１４
）には第１のトランジスタ（１１）のコレクタ電流に等
しいコレクタ電流が発生する。As a load for the first transistor (11),
The third current mirror (Ml) forms the first current mirror (Ml). A circuit including fourth transistors (13) and (14) is connected. These transistors (1a), (14) are of the second conductivity type (PNP) and the fourth transistor (14) is of the second conductivity type (PNP).
) generates a collector current equal to the collector current of the first transistor (11).
ま“第２′）トラｙ＆ｘ）（１２）Ｋ対す８負荷と
１して、同様に第２の電流ミラー（Ｍ２）を成す第
５゜第６のトランジスタ（１５）、 （１６）を含む回
路が接続されている。これらトランジスタ（１５）、
（１６）は第２の導電形式（ＰＮＰ）であって、第６の
トランジスタ（１６）には第２のトランジスタ（１２）
のコレクタ電流に等しいコレクタ電流が発生する。``2nd') Try & x) (12) 8 loads for K and
1, and a circuit including 5th and 6th transistors (15) and (16), which also form a second current mirror (M2), is connected. These transistors (15),
(16) is of the second conductivity type (PNP), and the sixth transistor (16) has a second conductivity type (PNP).
A collector current equal to the collector current of is generated.
また第４のトランジスタ（１４）に対する負荷として、
第３の電流ミラー（Ｍ３）を成す第７．第８のトランジ
スタ（１７）、 （１８）を含む回路が接続されている
。これらトランジスタ（１７）、 （１８）は第１の導
電形式（ＮＰＮ）であって、第８のトランジスタ（１８
）には第４のトランジスタ（１４）のコレクタ電流に等
しいコレクタ電流が発生する。Further, as a load for the fourth transistor (14),
The seventh current mirror (M3) forms the third current mirror (M3). A circuit including eighth transistors (17) and (18) is connected. These transistors (17), (18) are of the first conductivity type (NPN) and the eighth transistor (18) is of the first conductivity type (NPN).
) generates a collector current equal to the collector current of the fourth transistor (14).
上述の回路に対する入力端子（ＰＩ）６Ｓ第１のトラン
ジスタ（１１）のベースに接続され、出力端子（Ｐ２）
が第６．第８のトランジスタ（１６）、 （１８）のコ
レクタに接続されている。またトランジスタ（１ａ）、
（１４）、 （１５）、 （１６）のエミッタは電圧
源ｖｃｃに接続され、トランジスタ（１７）、 （１ｓ
）のエミッタおよび電流源（工０）の他端は基準電位点
（゛アース）に接続されている。さらに第２のトランジ
スタ（１２）のベースにはバイアス電圧ＶＢＩが与えら
れ、出力端子（Ｐ２）には負荷回路（１００） ｂ５接
続されている。The input terminal (PI) 6S for the circuit described above is connected to the base of the first transistor (11), and the output terminal (P2)
is the 6th. It is connected to the collectors of the eighth transistors (16) and (18). Also, a transistor (1a),
The emitters of (14), (15), (16) are connected to the voltage source vcc, and the emitters of transistors (17), (1s
) and the other end of the current source (0) are connected to a reference potential point ('ground'). Further, a bias voltage VBI is applied to the base of the second transistor (12), and the output terminal (P2) is connected to the load circuit (100) b5.
なお、トランジスタ（１１）のコレクタはトランジスタ
（１３）のコレクタとベース、ならびにトランジスタ（
１４）のベースに接続され、トランジスタ（１２）のコ
レクタはトランジスタ（１５）のコレクタとベース、な
らびにトランジスタ（１６）のベースに接続されている
。またトランジスタ（１４）のコレクタはトランジスタ
（１７）のコレクタとベース、ならびにトランジスタ（
１８）のベースに接続されている。Note that the collector of the transistor (11) is the collector and base of the transistor (13), as well as the collector of the transistor (13).
The collector of the transistor (12) is connected to the collector and base of the transistor (15) and the base of the transistor (16). In addition, the collector of the transistor (14) is connected to the collector and base of the transistor (17), as well as to the collector and base of the transistor (17).
18).
このような回路にありて、入力端子（ＰＬ ）に入力信
号が供給され、各電流ミラー（Ｍｌ）、 （Ｍ２）。In such a circuit, an input signal is supplied to the input terminal (PL), and each current mirror (Ml), (M2).
（Ｍ３）の入・出力が１対１の′ＪＬ流変換であるとす
ると、入力信号に比例した第１．第２のトランジスタ（
１１）、 （１２）のコレクタ信号（ただし互に逆相）
は、各電流ミラーで変換され、それぞれトランジスタ（
１８）のコレクタ信号およびトランジスタ（１６）のコ
レクタ信号に変換され１両者の差信号が出力端子（Ｒ２
）Ｋ生じる。即ち、トランジスタ（１６）、 （１８）
のコレクタ電流の大きさは。Assuming that the input and output of (M3) is a one-to-one 'JL style conversion, the first . The second transistor (
11), collector signals of (12) (but in opposite phases to each other)
is transformed in each current mirror, and each transistor (
18) and the collector signal of the transistor (16), and the difference signal between the two is output terminal (R2).
) K occurs. That is, transistors (16), (18)
The magnitude of the collector current is .
入力信号が供給されている間、その入力信号の変化に応
答して互に反対方向に変化し、出力電流の変化を増強す
る。したがって出力端子（Ｒ２）における出力信号のダ
イナミックレンジは、電源電圧Ｖｉａからトランジスタ
（１６）の飽和電圧Ｖｃｇｘａ ヲ引イタ値（Ｖａｃ
−Ｖｃｌｌｉｌｔｓ ）を上限とし。While the input signal is being applied, they change in opposite directions in response to changes in the input signal, enhancing changes in the output current. Therefore, the dynamic range of the output signal at the output terminal (R2) is calculated by subtracting the saturation voltage Vcgxa of the transistor (16) from the power supply voltage Via to the output value (Vac
-Vclilts).
トランジスタ（１８）の飽和電圧ｖＯ１ｎｌＢを下限と
する広い範囲が利用できる。A wide range can be used with the lower limit being the saturation voltage vO1nlB of the transistor (18).
第１０図の回路圧あっては、上述のようにほとんどＶｃ
ａに近い電圧領域を利用できるが、オフセットが発生し
特性を悪くする欠点を有する。The circuit pressure in Fig. 10 is almost Vc as mentioned above.
Although it is possible to use a voltage range close to a, it has the drawback that an offset occurs and the characteristics deteriorate.
例えば負荷回路（１００）が、一端を電圧源（ＶＢ２）
に接続し他端を出力端子（Ｒ２）に接続した抵抗（Ｒ１
）と、出力端子（Ｒ２）とアース間に接続したコンデン
サ（Ｃ１）とで構成され、この出力端子（Ｒ２）につな
がる次段回路が出力端子（Ｒ２）での出力電圧を電圧Ｖ
Ｂ２と比較して利用するものであるとする。今、入力端
子（Ｐ］）に入力信号が無い＃動作時を考えると、トラ
ンジスタ（１６）の電流とトランジスタ（１８）の電流
は等しくなるので抵抗（Ｒ，１） Ｋは１流は流れず、
出力端子（Ｒ２）の出力直流レベル（＠作意） Ｖｐ２
′Ｄｃは電圧源ＶＢ２の値に等しくなるはずである。し
かし実際には各電流ミラー（■）、 （Ｍ２） 、 （
Ｍ３） において電流増幅率によるベース電流の違い、
ベース・コレクタ間の電圧に依存して変化する電流増幅
率の変化によって、トランジスタ（１６）と（１８）の
コレクタ電流に差が生じ、出力直流レベルＶｐ２ｏｃが
変動してしまい、電圧源ＶＢ２の電圧値と比較しても動
作点の変動がそのまま伝達され、所望の動作ができなく
なる。例えば電流ミラー（Ｍｌ）と（Ｍ２）とでは、ト
ランジスタ（１４）のコレクタΦベース間ノ１ＥＶｃｓ
１４ハ（Ｖｃｃ−ＶＢｇ１７） テア６ノに対し、トラ
ンジスタ（１６）のコレクタ・ベース間の電圧Ｖｃｒｃ
１ｔｓ ハ（Ｖｃｃ −ＶＢ２ ）となり、 Ｖｃｃ１
４よりも小さく、シかも出力端子（Ｒ２）での信号出力
で変化し、 （Ｖａｃ −’￥Ｐ２ ）となる。これ
によりトランジスタ（１りと（１６）の電流増幅率βが
変化し、トランジスタ（１４）と（１６）のコレクタｔ
Ｒ，Ｋ差が出る。また電流ミラー（Ｍ３）ではトラン
ジスタ（１７）ノＶＣ［！ｉ１′７ハＶＢ！！！１７テ
アリ、トランジスタ（１８）ノＶ（ＪｌＢ ＆ｔ、 Ｖ
Ｂ２ テあり、差がある。For example, a load circuit (100) connects one end to a voltage source (VB2).
and the other end is connected to the output terminal (R2).
) and a capacitor (C1) connected between the output terminal (R2) and ground, and the next stage circuit connected to this output terminal (R2) changes the output voltage at the output terminal (R2) to the voltage V.
It is assumed that this is used in comparison with B2. Now, considering #operation when there is no input signal at the input terminal (P), the current of the transistor (16) and the current of the transistor (18) are equal, so no current flows through the resistor (R, 1) K. ,
Output DC level of output terminal (R2) (@Sakui) Vp2
'Dc should be equal to the value of voltage source VB2. However, in reality, each current mirror (■), (M2), (
M3) The difference in base current due to current amplification factor,
Due to a change in the current amplification factor that changes depending on the voltage between the base and collector, a difference occurs in the collector currents of transistors (16) and (18), and the output DC level Vp2oc fluctuates, causing the voltage of voltage source VB2 to change. Even when compared with the value, the fluctuation in the operating point is transmitted as is, making it impossible to perform the desired operation. For example, in the current mirrors (Ml) and (M2), the voltage between the collector and base of the transistor (14) is 1EVcs.
14c (Vcc-VBg17) Voltage Vcrc between the collector and base of the transistor (16) with respect to the 6th
1ts (Vcc - VB2), Vcc1
4, it changes with the signal output at the output terminal (R2), and becomes (Vac -'\P2). As a result, the current amplification factor β of transistors (14) and (16) changes, and the collectors t of transistors (14) and (16) change.
There is a difference between R and K. Also, in the current mirror (M3), the transistor (17)'s VC [! i1'7haVB! ! ! 17 Theari, Transistor (18) No V (JlB &t, V
B2 There is a difference.
ここで出力直流レベルＶＰ２ＤＣ！を求めてみる。Here, the output DC level VP2DC! I'll try to find it.
各トランジスタの電流増幅率をβ露とする。また電流ミ
ラー（Ｍｌ）、 （Ｍ２）、 （Ｍ３）は一般的には第
１１図の形で表わされ、入力端子をＰａ、出力端子をＰ
ｂ、 とすれば電流ミラーの電流変換系数βＭｓはで表
わされる。ただしＩＰａｎ、 ＩＰｂｔ＆は端子Ｐａ、
Ｐｂでの電流である。Let the current amplification factor of each transistor be β. Current mirrors (Ml), (M2), and (M3) are generally represented in the form shown in Figure 11, with the input terminal being Pa and the output terminal being P.
b, then the current conversion coefficient βMs of the current mirror is expressed as. However, IPan, IPbt& are terminals Pa,
This is the current in Pb.
第１０図において各トランジスタのコレクタ電流をＩＣ
９％とし、（１）式を適用すると。In Figure 10, the collector current of each transistor is expressed as IC
If it is assumed to be 9% and formula (1) is applied.
β１４ β１８
：［Ｃ１５＝□・ｌＯ１２・・・・・・・・・・（３）
１＋□
β１６
入力端子（Ｐ〕）の入力がゼロのとき、 （ＰＩ）の動
作直流レベルはバイアス源ＶＢＩの電圧値と同一とする
。このとき
Ｉｃ１１＝Ｉｃ１ｚ＝＝ＩＯ／２ ・・
−・・・・・・・（４）であるから、（２）〜（４）式
から
Ｖｐｓｎｃ＝（Ｉｃ１ｓ−Ｉｃｘ６）Ｒａ＋ｖｎ２とな
り、（５）式の第１項がオフセットとなる。β14 β18: [C15=□・lO12・・・・・・・・・・(3)
1+□ β16 When the input to the input terminal (P) is zero, the operating DC level of (PI) is the same as the voltage value of bias source VBI. At this time, Ic11=Ic1z==IO/2...
-... (4) Therefore, from equations (2) to (4), Vpsnc=(Ic1s-Icx6)Ra+vn2, and the first term of equation (5) becomes an offset.
一般に１（β］４．β１６．β１８であるが、集積回路
ではＮＰＮ形のトランジスタが主流でβも大きい値に作
れるが、ＰＮＰ形のトランジスタは。In general, it is 1(β]4.β16.β18, but NPN type transistors are mainstream in integrated circuits and β can be made to a large value, but PNP type transistors.
ＮＰＮ形のトランジスタの構成段階に同一プロセス上で
作る場合、横形ＰＮＰ ）ランジスタを構成して用いる
ことが多く、プロセスが簡単な代りにβが一般的に低（
なる欠点を持つ。このためプロセスを増して縦形ＰＮＰ
）ランジスタを作ってβを高めることもされる。When fabricating NPN transistors using the same process, horizontal PNP transistors are often used, and although the process is simple, β is generally low (
It has some drawbacks. For this reason, the number of processes is increased to create a vertical PNP.
) It is also possible to increase β by making a transistor.
第１０図で電流ミラー（Ｍｌ）、 （Ｍ２）は横形ＰＮ
Ｐトランジスタ、 （Ｍ３）はＮＰＮ）ランジスタとす
ると、（５）式は近似的に
β１４．β１６〈β１８で一７ｉ＜１になり。In Figure 10, the current mirror (Ml) and (M2) are horizontal PN
P transistor and (M3) is an NPN) transistor, equation (5) is approximately β14. β16<β18 becomes -7i<1.
（６）式”はさらに となる。Equation (6) is further becomes.
′β１６． β１４はＶｃｇの違いでβ１６Ｎβ１４
である。'β16. β14 is β16Nβ14 due to the difference in Vcg.
It is.
したがって（７）式の右辺の第１項がオフセットとして
発生する。したがって出力電圧ＶＰ２と電圧ｆｉＶＢ２
の電圧とを比較して大小を判別するものとすれば、オフ
セット電圧は誤差となって正しい判別機能ができなくな
る。Therefore, the first term on the right side of equation (7) is generated as an offset. Therefore, the output voltage VP2 and the voltage fiVB2
If the magnitude is determined by comparing the voltage with the voltage of
〔発明の目的〕一
本発明はトランジスタのＶＣＩｌｉの違いＫよるβの差
を縮少し、オフセットの発生を少なくした電流増幅回路
を提供することを目的とする。[Objects of the Invention] An object of the present invention is to provide a current amplification circuit in which the difference in β due to the difference K in VCIli of transistors is reduced and the occurrence of offset is reduced.
本発明は入力信号が供給される第１の端子と。 The invention comprises: a first terminal to which an input signal is supplied;
出力信号電流を供給するための第２の端子と。and a second terminal for supplying an output signal current.
ベース、エミッタ、コレクタ電極をそれぞれ有し、第１
の導電形式を成す第１．第２のトランジスタを含み、そ
れらトランジスタのベース同士、およびエミッタ同士が
直流的に結合され。The first electrode has a base electrode, an emitter electrode, and a collector electrode.
The first conductive type is . a second transistor, the bases of which are coupled together and the emitters of which are coupled together in a direct current manner;
一方のトランジスタのコレクタが第１の直流導電路を介
して上記′＄１の端子に接続され、他方のトランジスタ
のコレクタが第２の直流導電路を介して第２の端子に接
続されたものと。The collector of one transistor is connected to the terminal '$1 through the first DC conduction path, and the collector of the other transistor is connected to the second terminal through the second DC conduction path. .
ベース、エミッタ、コレクタ電極なそれぞれ有し、第２
の導電形式を成す第３のトランジスタを含み、その第３
のトランジスタのコレクタが上記第１．第２のトランジ
スタのベースニ接（続され、さらに第３のトランジスタ
のベース・エミッタ経路が上記第１．第２の直流導電路
間に直流導電的に接続されたものとを具備して成る電流
増幅回路である。Each has a base, emitter, and collector electrode, and a second
a third transistor having a conductivity type of
The collector of the transistor 1. is the collector of the transistor 1. a current amplifier comprising: a base-to-base connection of a second transistor; and a base-to-emitter path of a third transistor is connected in a DC-conductive manner between the first and second DC-conducting paths. It is a circuit.
以下１本発明の実施例について第１０図と同一部分には
同一符号を記して説明する。Hereinafter, one embodiment of the present invention will be described, with the same parts as in FIG. 10 denoted by the same reference numerals.
第１１社本発明の第１の実施例を示すものであり、第１
０図の電流ミラー（Ｍ３）の代りに電流ミラー（Ｍ４）
を配置した点に特徴がある。この電流ミラー（Ｍ４）は
、前記第４のトランジスタ（１４）Ｋ対して負荷を成し
、第７．第８のトランジスタ（１７）、 （１８）のほ
かに第９のトラ、ンジスタ（１９）を含んでいる。上記
第７．第８のトランジスタ（１７）、 （１８）は第１
の導電形式（Ｎ Ｐ Ｎ ）であって、トランジスタ（
１７）のコレクタは比較的高インビーダンスの信号源を
成す第４のトランジスタ（１４）のコレクタに接続され
、エミッタはアースされている。′４８のトランジスタ
のコレクタは比較的高インピーダンスの負荷を成す第６
のトランジスタ（１６）のコレクタおよび出力端子（Ｐ
２）に接続され、エミッタはアースされている。Company 11 This shows the first embodiment of the present invention.
Current mirror (M4) instead of current mirror (M3) in figure 0
It is distinctive in that it has been placed. This current mirror (M4) forms a load for the fourth transistor (14)K, and the seventh . In addition to the eighth transistors (17) and (18), it includes a ninth transistor (19). No. 7 above. The eighth transistors (17) and (18) are the first
conduction type (N P N ), and the transistor (
The collector of transistor 17) is connected to the collector of a fourth transistor (14) which constitutes a relatively high impedance signal source, and its emitter is grounded. The collector of the transistor '48 is connected to the sixth transistor which constitutes a relatively high impedance load.
The collector of the transistor (16) and the output terminal (P
2), and the emitter is grounded.
また第９のトランジスタ（１９）は第２の導電形式（Ｐ
ＮＰ ）であって、そのエミッタが第７のトランジスタ
（１７）のコレクタに接続され、ベースが第８のトラン
ジスタ（１８）のコレクタに接続されている。さらにト
ランジスタ（１９）のコレクタはトランジスタ（１７）
、 （１８）の各ベースに接続されている。Further, the ninth transistor (19) is of the second conductivity type (P
NP), whose emitter is connected to the collector of the seventh transistor (17) and whose base is connected to the collector of the eighth transistor (18). Furthermore, the collector of the transistor (19) is the transistor (17)
, (18) are connected to each base.
尚、第１図にあって上述した以外の部分は第１０図と同
様の構成であるゆえ、詳細な説明は省略する。Note that the parts in FIG. 1 other than those described above have the same configuration as in FIG. 10, so detailed explanations will be omitted.
この第１図において、電流ミラー（Ｍ４）の電流変換係
数βＭ４を求めると（８）式の通りである。In FIG. 1, the current conversion coefficient βM4 of the current mirror (M4) is determined by equation (8).
トランジスタ（１７）、 （１８）のＶｅｒはトランジ
スタ１９のベース・エミッタ間電圧ｖＢ１８１９だけの
差であり１通常の使用範囲では実効的に等しくおけるの
でβ〕７＝／１ｅ（＝βＮ）とおくと、（匂式は。The Ver of transistors (17) and (18) differs only by the base-emitter voltage vB1819 of transistor 19, and they can be effectively equal in the normal usage range, so let β]7=/1e(=βN). , (Nou-shiki is.
となる。βＮ）１にとれるから、１Ｍ４はβ１９（ＰＮ
Ｐ）ランジスタの電流増幅率）が多少低くてもほとんど
１Ｍ４＃１となる。becomes. Since βN)1 can be taken, 1M4 is β19(PN
P) Current amplification factor of transistor) is almost 1M4#1 even if it is somewhat low.
１Ｍ４＝１とおくとき、第１図の出力端子（Ｐ２）の直
流レベルｖＰ ２ｖ ａは前述のく７′）式と同様にな
る。When 1M4=1, the DC level vP 2v a of the output terminal (P2) in FIG. 1 is similar to the above-mentioned equation (7').
ここでトランジスタ（１４）、 （１６）のＶａ乞に着
目してみれば２両者のＶｃｖＯ差はＶＢＥ１９だゆであ
り。Now, if we focus on the Va of transistors (14) and (16), the difference in VcvO between the two is VBE19.
使用範囲においてほとんど等しいとおける。即ちβ１４
＃β１６にでき、この場合、（７１式に基いてＶｐ２Ｄ
ｃ ”； ＶＢ２にでき、オフセットが非常に小さくな
る。It can be said that they are almost the same in the range of use. That is, β14
#β16, in this case, (based on formula 71, Vp2D
c”; Can be set to VB2, and the offset will be very small.
つまり、トラフジ、＜ 夕（１４）、 （ｔｓ）ノｖａ
ｖｒ ノ違いによってそれらのβに差が生じても１両ト
ランジスタのコレクタ間にトランジスタ（１９）のベー
ス・エミッタ経路を接続することにより。In other words, Tora Fuji, < Yu (14), (ts) Nova
By connecting the base-emitter path of the transistor (19) between the collectors of both transistors, even if there is a difference in β due to the difference in vr.
Ｖｅｘの差を少なくしたものである。The difference in Vex is reduced.
第２図は本発明の第２実施例を示すものであり、第１図
の電流ミラー（Ｍ４）Ｋ代え、電流ミラー（Ｍ５）を配
置したものである。FIG. 2 shows a second embodiment of the present invention, in which a current mirror (M5) is arranged in place of the current mirror (M4) K in FIG.
この電流ミラー（Ｍ５）は第１の導電形式の第７゜第８
のトランジスタ（１７）、 （１ｓ）と、第２の導電形
式の第９のトランジスタ（１９）、および同じ（上記ト
ランジスタ（１９）、 （２０）のエミッタは第４のト
ランジスタ（１４）のコレクタに接続され、トランジス
タ（２１）のコレクタ・ベースは第６のトランジスタ（
１６）のコレクタおよび出力端子（Ｐ２）に接続されて
いる。またトランジスタ（２０）のコレクタはトランジ
スタ（１７）のコレクタに接続され、トランジスタ（２
１）の＼ミッタはトランジスタ（１９）のベースおよび
トランジスタ（１８）のコレクタに接続されており、ト
ランジスタ（１９）のコレクタはトランジスタ（１７）
、 （１８）のベースに接続されている。尚、トランジ
スタ（１７）、 （ｔｓ）のエミッタはアースされてい
る。This current mirror (M5) has the 7th and 8th current mirrors of the first conductivity type.
transistors (17), (1s) and a ninth transistor (19) of the second conductivity type, and the emitters of the same transistors (19), (20) are connected to the collector of the fourth transistor (14). The collector and base of the transistor (21) are connected to the sixth transistor (
16) and the output terminal (P2). Further, the collector of the transistor (20) is connected to the collector of the transistor (17), and the collector of the transistor (20) is connected to the collector of the transistor (17).
The \mitter of 1) is connected to the base of transistor (19) and the collector of transistor (18), and the collector of transistor (19) is connected to transistor (17).
, (18) is connected to the base. Note that the emitters of the transistors (17) and (ts) are grounded.
この第２図の回路はトランジスタ（１７）、 （１ｓ）
（７） ｖａｘ オよび） ラｙ シスｌ’ （１４）
、 （１６）（７） Ｖｃａ ヲまったく等しくするた
めに、ダイオード構成のトランジスタ（２０）、 （２
１）を追加したものであり。This circuit in Figure 2 consists of transistors (17), (1s)
(7) vax o and) ry sis l' (14)
, (16) (7) In order to make Vca exactly equal, diode-configured transistors (20), (2
1) has been added.
各トランジスタのＶａｍを求めてみるに。Let's find the Vam of each transistor.
Ｖｃｚユａ ＝ Ｖｃｃ −ＶＦ６− Ｖｃｇ
ｘｓ ＝ ＶＦ６− Ｖ’ｎｇ２１Ｖｃｇｘ４＝ Ｖｃ
ｃ −（ＶＦ６− ＶＢｘ２ｘ ＋ ＶＢｇｘ９）Ｍａ
Ｉ！Ｘ１ｙ ＝ ＶＦ６ − （Ｖｎｇ２１ ＋
Ｖ’ｎｍｘ９− ＶＢｗ２ｏ ）トナル。ココテＶ
Ｂｃｌｔａ ＃Ｖｎｇｚｏ ＃ Ｖｎｚ２ｘ＝ＶＢｓと
おくと。Vczyua = Vcc −VF6− Vcg
xs = VF6- V'ng21Vcgx4= Vc
c - (VF6- VBx2x + VBgx9) Ma
I! X1y = VF6 − (Vng21 +
V'nmx9- VBw2o) tonal. Kokote V
Bclta #Vngzo #Vnz2x=VBs.
となる。したがってトランジスタ（１４）、 （１６）
のＶａｇの差はなくなり、β１４＝β１６にでき。becomes. Therefore transistors (14), (16)
The difference in Vag disappears, and β14 = β16.
Ｖｐｚｎｃ＝Ｖｎ２でオフセットをな（すことができる
。An offset can be made by setting Vpznc=Vn2.
本発明は上述の第１図、第２図の実施例にとどまらず、
第１図の電流ミラー（Ｍ４）および第２図の電流ミラー
（Ｍ５）を変形することにより、さらに別の実施例が考
えられる。The present invention is not limited to the embodiments shown in FIGS. 1 and 2 described above.
Further embodiments are possible by modifying the current mirror (M4) in FIG. 1 and the current mirror (M5) in FIG. 2.
第３図〜第８図は上記電流ミラー（Ｍ４）、 （Ｍ５）
を変形したものであってトランジスタ（１４）。Figures 3 to 8 show the above current mirrors (M4) and (M5).
The transistor (14) is a modified version of the transistor (14).
（１６）の各コレクタを端子（Ｐ４）、 （Ｐ６）とし
て示したものである。第３図は電流ミラー（Ｍ４）での
トランジスタ（１９）のベースとエミッタを入れ替えた
形のトランジスタ（２２）を挿入し、トランジスタ（２
２）のベースを端子（Ｐ４）に、エミッタを端子（Ｐ６
）に接続したものである。The collectors in (16) are shown as terminals (P4) and (P6). Figure 3 shows a transistor (22) with the base and emitter of the transistor (19) swapped in the current mirror (M4).
2), connect the base to the terminal (P4) and the emitter to the terminal (P6).
).
第４図は第３図にダイオード構成のトランジスタ（２３
）、 （２４）を付加し、トランジスタ（２３）のエミ
ッタを端子（Ｐ４）に接続し、ベース・コレクタをトラ
ンジスタ（１７）のコレクタおよびトランジスタ（２２
）のベースに接続し、さらにトランジスタ（２４）のエ
ミッタを端子（Ｐ６）に接続し、ベース・コレクタをト
ランジスタ（１８）のコレクタに接続したもので、電流
ミラー（Ｍ５）と同様の効果を有する。Figure 4 shows the diode configuration transistor (23) in Figure 3.
), (24) are added, the emitter of the transistor (23) is connected to the terminal (P4), and the base collector is connected to the collector of the transistor (17) and the transistor (22).
), the emitter of the transistor (24) is connected to the terminal (P6), and the base collector is connected to the collector of the transistor (18), which has the same effect as a current mirror (M5). .
第５図は電流ミラー（Ｍ４）の形で、トランジスタ（１
９）のエミッタとトランジスタ（１７）のコレクタ間に
トランジスタ（２５）のベース・エミッタ経路を接続し
、このトランジスタ（２５）のコレクタを電圧源ＶＯＯ
に接続したもので、電流変換係数βＭをさらに１に近づ
けるべく改善したものである。Figure 5 shows a transistor (1) in the form of a current mirror (M4).
The base-emitter path of the transistor (25) is connected between the emitter of the transistor (9) and the collector of the transistor (17), and the collector of this transistor (25) is connected to the voltage source VOO.
The current conversion coefficient βM has been improved to be closer to 1.
第６図は第５図にダイオード構成のトランジスタ（２６
）、 （２７）を追加し、端子（Ｐ４）とトランジスタ
（１７）のコレクタ間にトランジスタ（２６）のコレク
タ・エミツタ路を接続し、端子（Ｐ６）とトラ・ンジス
タ（１８）のコレクタ間にトランジスタ（２７）のコレ
クタ・エミッタ路を接続したものであり。Figure 6 shows the diode configuration transistor (26
), (27) are added, the collector-emitter path of the transistor (26) is connected between the terminal (P4) and the collector of the transistor (17), and the collector-emitter path of the transistor (26) is connected between the terminal (P6) and the collector of the transistor (18). It connects the collector-emitter path of the transistor (27).
トランジスタ（１４）、 （１６）のＶｃｃ間およびト
ランジスタ（１７）、 （１８）のｖＣＩ！！間の差電
圧を軽減したものである。Between Vcc of transistors (14) and (16) and vCI of transistors (17) and (18)! ! This reduces the voltage difference between the two.
第７図は第６図の回路のトランジスタ（２６）。FIG. 7 shows the transistor (26) of the circuit of FIG.
（２７）に直列にダイオード構成のトランジスタ（２８
）、 （２９）を接続したもので、 ｖｃｇｘｔ＝ｖｃ
ｚ１ａ 。A diode-configured transistor (28) is connected in series with (27).
), (29) are connected, and vcgxt=vc
z1a.
Ｔ／ＣＫｌ’７＝’１０１１ｉユ８を作る回路の一例で
ある。This is an example of a circuit that creates T/CKl'7='1011iyu8.
第８図は第３図をさらに展開した回路例であり、トラン
ジスタ（２２）のエミッタとトランジスタ（１８）のコ
レクタ間にトランジスタ（３ｏ）のベース・エミッタ経
路を接続し、トランジスタ（３０）のコレクタを電圧源
Ｖｃｃｌｃ接続したもので、第５図に類似するものであ
る。この第８図の回路の形で第６図、第７図のような応
用例を作ることもできることは言うまでもない。尚９以
上述べた第３図〜第８図の回路において、トランジスタ
（２５）、 （２６）、 （２８）、 （３０）は第１
の導電形式であり、トランジスタ（２２）、 （２３）
、 （２４）、 （２７）。FIG. 8 is a circuit example in which FIG. 3 is further developed, in which the base-emitter path of the transistor (3o) is connected between the emitter of the transistor (22) and the collector of the transistor (18), and the is connected to the voltage source Vcclc, and is similar to that shown in FIG. It goes without saying that applications such as those shown in FIGS. 6 and 7 can also be created using the circuit shown in FIG. 8. 9. In the circuits shown in FIGS. 3 to 8 described above, the transistors (25), (26), (28), and (30) are the first
conduction type, transistors (22), (23)
, (24), (27).
（２９）は第２の導電形式である。(29) is the second conductivity type.
第９図は本発明のさらに他の実施例を示すもので、トラ
ンジスタ（３１）、 （３２）はエミッタ結合差動増幅
器を成し、各トランジスタ（３１）、 （３２）のエミ
ッタはε流源（ＩＩ） Ｋよって電流が供給される。上
記トランジスタ（３１）、 （３２）のコレクタには電
流ミラー（Ｍａ）を構成するトランジスタ（３３）。FIG. 9 shows still another embodiment of the present invention, in which transistors (31) and (32) form an emitter-coupled differential amplifier, and the emitters of each transistor (31) and (32) are ε current sources. (II) Current is supplied by K. A transistor (33) forming a current mirror (Ma) is provided at the collector of the transistors (31) and (32).
（３４）、 （３５）をぎむ回路が接続され、トランジ
スタ（３３）のコレクタはトランジスタ（３１）のコレ
ク １りに、トランジスタ（３４）のコレ“フ
タはトランジスタ（３２）のコレクタおよびトランジス
タ（３５）のベース忙接貌され、トランジスタ（３５）
のコレクタはトランジスタ（３３）、 （３４）のベー
スに接続され、トランジスタ（３５）のエミッタはトラ
ンジスタ（３１）のコレクタに接続されている。尚、ト
ランジスタ（３３） 、 （３４）のエミッタは電圧源
Ｖｃａ Ｋ接続され、トランジスタ（３１）、 （３２
）のベース端子（Ｐ））、 （Ｐ８）は入力端子、トラ
ンジスタ（３２）のコレクタが出力端子（Ｐ９）となっ
ている。(34) and (35) are connected, the collector of transistor (33) is connected to the collector of transistor (31), and the collector of transistor (34) is connected to the collector of transistor (32) and the collector of transistor (35) is connected. ) of the base of the transistor (35)
The collector of is connected to the bases of transistors (33) and (34), and the emitter of transistor (35) is connected to the collector of transistor (31). Note that the emitters of the transistors (33) and (34) are connected to the voltage source VcaK, and the emitters of the transistors (31) and (32) are connected to the voltage source VcaK.
), the base terminal (P), (P8) is the input terminal, and the collector of the transistor (32) is the output terminal (P9).
この第９図の回路は差動増幅器の出力を１つの電流ミラ
ーを介して出力端子（Ｐ９）Ｋ導出するようにしたもの
であり、電流ミラー（Ｍａ）の各トランジスタ（３３）
、 （３４）、 （３５）の導電タイプは第１図の電流
ミラー（Ｍ４）の各トランジスタ（１７）。In the circuit shown in FIG. 9, the output of the differential amplifier is derived from the output terminal (P9) K through one current mirror, and each transistor (33) of the current mirror (Ma)
, (34), and (35) are each transistor (17) of the current mirror (M4) in FIG.
（１８）、 （１９）と逆極性となっている。(18) and (19) have opposite polarity.
以上述べたように本発明の回路は、トランジスタのＶａ
ｎの変化に伴う電流増幅率βの変化に対して安定な電流
増幅を行うことができ、オフセットの発生を軽減するこ
とができる。しかも従来の回路に比べ簡単な回路を追加
するだけで良く、かつ年積回路に好適する利点がある。As described above, in the circuit of the present invention, the transistor Va
Stable current amplification can be performed against changes in the current amplification factor β due to changes in n, and the occurrence of offset can be reduced. Furthermore, compared to conventional circuits, only a simple circuit needs to be added, and it has the advantage of being suitable for an annual product circuit.
第１図は本発明の電流増幅回路の一実施例を示す回路図
、第２図は他の実施例を示す回路図、第３図〜第８図は
、第１図、８２図の回路を変形して成る他の実施例を示
す回路図、第９図は本発明のさらに他の実施例を示す回
路図、第１０図は従来の電流増幅回路を示す回路図、第
１１図は従来回路における電流ミラーの一般形式を示す
回路図である。
Ｍ４ 、 Ｍ５． Ｍａ ・・・・電流ミラー。
１１〜３４ ・・・・・・・・・・ トランジスタ。
１００ ・・・・・・・・・・・・・・・・負荷回路
。
ＰＩ Ｆ７ Ｐ８ ・・・・入力端子。
Ｐ２ Ｐ９ ・・・・・・・・・・出力端子。
代理人 弁理士 則 近 憲 佑（ほか１名）第 １
図
第２図
第 ３ 図 第 ４ １第
５図 第６図
第７図 第８図
ＣＣ
厄９図
第１０図
ＰＨＦｂ
第１１図FIG. 1 is a circuit diagram showing one embodiment of the current amplification circuit of the present invention, FIG. 2 is a circuit diagram showing another embodiment, and FIGS. 3 to 8 are circuit diagrams showing the circuits of FIGS. FIG. 9 is a circuit diagram showing still another embodiment of the present invention; FIG. 10 is a circuit diagram showing a conventional current amplifier circuit; FIG. 11 is a conventional circuit. 1 is a circuit diagram showing the general form of a current mirror in FIG. M4, M5. Ma...Current mirror. 11-34 ...... Transistor. 100 Load circuit. PI F7 P8...Input terminal. P2 P9 ・・・・・・・・・Output terminal. Agent: Patent Attorney Noriyuki Chika (and 1 other person) No. 1
Figure 2 Figure 3 Figure 4 1 Figure 5 Figure 6 Figure 7 Figure 8 CC Misfortune Figure 9 Figure 10 PHFb Figure 11
Claims (5)
流を供給するための第２の端子と、 ベース、エミッタ、コレクタ電極をそれぞれ有し、第１
の導電形式を成す第１、第２のトランジスタを含み、そ
れらトランジスタのベース同士、およびエミッタ同士が
直流的に結合され、一方のトランジスタのコレクタが第
１の直流導電路を介して上記第１の端子に接続され、他
方のトランジスタのコレクタが第２の直流導電路を介し
て第２の端子に接続されたものと、 ベース、エミッタ、コレクタ電極をそれぞれ有し、第２
の導電形式を成す第３のトランジスタを含み、その第３
のトランジスタのコレクタが上記第１、第２のトランジ
スタのベースに接続され、さらに第３のトランジスタの
ベース・エミッタ経路が上記第１、第２の直流導電路間
に直流導電的に接続されたものとを具備して成る電流増
幅回路。(1) A first terminal to which an input signal is supplied, a second terminal to which an output signal current is supplied, and a base, an emitter, and a collector electrode, respectively;
The bases of these transistors and the emitters of these transistors are coupled in a DC manner, and the collector of one transistor is connected to the first transistor through a first DC conduction path. a second transistor having a base, an emitter, and a collector electrode, and a second transistor having a base, an emitter, and a collector electrode;
a third transistor having a conductivity type of
The collector of the transistor is connected to the bases of the first and second transistors, and the base-emitter path of the third transistor is connected for DC conduction between the first and second DC conduction paths. A current amplification circuit comprising:
とも１つのダイオード構成のトランジスタを、前記第１
の端子と第１のトランジスタのコレクタ間、および前記
第２の端子と第２のトランジスタのコレクタ間に第１、
第２のトランジスタの電流流通方向に直列に接続したも
ので成ることを特徴とする特許請求の範囲第１項に記載
の電流増幅回路。(2) The first and second DC conductive paths each connect at least one diode-configured transistor to the first
between the terminal of the first transistor and the collector of the first transistor, and between the second terminal and the collector of the second transistor.
2. The current amplification circuit according to claim 1, wherein the current amplification circuit comprises a second transistor connected in series in the direction of current flow.
ンジスタのベース・エミッタ経路を含む直流導電路は、
この第３のトランジスタのエミッタ側にベース・エミッ
タ経路を直列に接続した第１の導電形式を成す第４のト
ランジスタを有し、この第４のトランジスタのコレクタ
を所定動作電位源に接続したことを特徴とする特許請求
の範囲第１項に記載の電流増幅回路。(3) The DC conduction path including the base-emitter path of the third transistor between the first and second DC conduction paths is
A fourth transistor of the first conductivity type with a base-emitter path connected in series is provided on the emitter side of the third transistor, and the collector of the fourth transistor is connected to a predetermined operating potential source. A current amplifying circuit according to claim 1, characterized in that:
する信号源を結合し、前記第２の端子には比較的高イン
ピーダンスを呈する負荷を結合したことを特徴とする特
許請求の範囲第１項に記載の電流増幅回路。(4) A signal source exhibiting relatively high impedance is coupled to the first terminal, and a load exhibiting relatively high impedance is coupled to the second terminal. The current amplification circuit described in section.
トランジスタのコレクタ・エミッタ路を利用したことを
特徴とする特許請求の範囲第４項に記載の電流増幅回路
。(5) The current amplification circuit according to claim 4, wherein a collector-emitter path of a transistor is used as the means exhibiting relatively high impedance.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15415485A JPS6215911A (en) | 1985-07-15 | 1985-07-15 | Current amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15415485A JPS6215911A (en) | 1985-07-15 | 1985-07-15 | Current amplifier circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6215911A true JPS6215911A (en) | 1987-01-24 |
Family
ID=15578027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15415485A Pending JPS6215911A (en) | 1985-07-15 | 1985-07-15 | Current amplifier circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6215911A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4972158A (en) * | 1989-10-31 | 1990-11-20 | International Business Machines Corporation | Transistor amplifier with variable bias circuits |
| US5432476A (en) * | 1993-04-09 | 1995-07-11 | National Semiconductor Corporation | Differential to single-ended converter |
| US6125206A (en) * | 1994-09-14 | 2000-09-26 | Hitachi, Ltd. | Collaborative learning system and pattern recognition method |
| US6215357B1 (en) * | 1997-09-03 | 2001-04-10 | Canon Kabushiki Kaisha | Operational amplifier |
-
1985
- 1985-07-15 JP JP15415485A patent/JPS6215911A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4972158A (en) * | 1989-10-31 | 1990-11-20 | International Business Machines Corporation | Transistor amplifier with variable bias circuits |
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| US6215357B1 (en) * | 1997-09-03 | 2001-04-10 | Canon Kabushiki Kaisha | Operational amplifier |
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