JPH04354408A - Current polarity conversion circuit - Google Patents
Current polarity conversion circuitInfo
- Publication number
- JPH04354408A JPH04354408A JP3130019A JP13001991A JPH04354408A JP H04354408 A JPH04354408 A JP H04354408A JP 3130019 A JP3130019 A JP 3130019A JP 13001991 A JP13001991 A JP 13001991A JP H04354408 A JPH04354408 A JP H04354408A
- Authority
- JP
- Japan
- Prior art keywords
- current
- transistor
- circuit
- input terminal
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000006243 chemical reaction Methods 0.000 title claims abstract description 18
- 238000010586 diagram Methods 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
Description
【０００１】0001
【産業上の利用分野】この発明は電子回路における電流
極性変換回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention This invention relates to a current polarity conversion circuit in an electronic circuit.
【０００２】0002
【従来の技術】電子機器においては、電流極性変換回路
がしばしば用いられる。2. Description of the Related Art Current polarity conversion circuits are often used in electronic equipment.
【０００３】図３は、電流極性変換回路の従来例を示し
ている。電流入力端子３１は、ｎｐｎトランジスタＱ１
のエミッタとｐｎｐトランジスタＱ２のエミッタの接続
点に接続されている。トランジスタＱ１のベースは、ｎ
ｐｎトランジスタＱ３のベースおよびコレクタに接続さ
れ、トランジスタＱ２のベースはｐｎｐトランジスタＱ
４のベースおよびコレクタに接続されている。トランジ
スタＱ３、Ｑ４のエミッタには共通にバイアス電源ＶＢ
Ｂが接続され、トランジスタＱ３のコレクタは電流源Ｉ
１を介して電源Ｖｃｃラインに接続され、トランジスタ
Ｑ４のコレクタは電流源Ｉ２を介して接地電位ＧＮＤラ
インに接続されている。FIG. 3 shows a conventional example of a current polarity conversion circuit. The current input terminal 31 is an npn transistor Q1
and the emitter of the pnp transistor Q2. The base of transistor Q1 is n
The base of transistor Q2 is connected to the base and collector of pn transistor Q3, and the base of transistor Q2 is connected to the base and collector of pn transistor Q3.
4 base and collector. A bias power supply VB is commonly connected to the emitters of transistors Q3 and Q4.
B is connected, and the collector of transistor Q3 is connected to current source I
1 to the power supply Vcc line, and the collector of the transistor Q4 is connected to the ground potential GND line via a current source I2.
【０００４】トランジスタＱ１のコレクタは、電源ＶＢ
Ｂラインに接続されたカレントミラー回路３２の電流入
力端子に接続され、トランジスタＱ２のコレクタは、接
地電位ＧＮＤラインに接続されたカレントミラー回路３
３の電流入力端子に接続されている。そしてカレントミ
ラー回路３２と３３の電流出力端子は、共通に電流出力
端子３４に接続されている。The collector of transistor Q1 is connected to the power supply VB.
The collector of the transistor Q2 is connected to the current input terminal of the current mirror circuit 32 connected to the B line, and the collector of the transistor Q2 is connected to the current mirror circuit 3 connected to the ground potential GND line.
It is connected to the current input terminal of No.3. The current output terminals of the current mirror circuits 32 and 33 are commonly connected to a current output terminal 34.
【０００５】今、２つのカレントミラー回路３２と３３
の入出力電流比を１：１とし、また２つの電流源Ｉ１、
Ｉ２の電流をＩとし、電流入力端子３１に＋ｉの電流を
流し込むとする。すると、トランジスタＱ１〜Ｑ４のダ
イオ−ド特性により、Ｑ１のコレクタ電流は、Ｉ、Ｑ２
のコレクタ電流はＩ＋ｉとなり、出力端子３４では、ｉ
の電流が引き込まれることになる。逆に、入力端子３３
に−ｉの電流を流すと、出力端子３４では＋ｉの電流が
流出することになる。つまり上記の回路は、電流の極性
を反転して出力している。Now, two current mirror circuits 32 and 33
The input/output current ratio of is set to 1:1, and two current sources I1,
Assume that the current of I2 is I, and a current of +i is applied to the current input terminal 31. Then, due to the diode characteristics of transistors Q1 to Q4, the collector current of Q1 becomes I, Q2
The collector current of is I+i, and at the output terminal 34, i
current will be drawn. Conversely, input terminal 33
When a current of −i is applied to the output terminal 34, a current of +i flows out from the output terminal 34. In other words, the above circuit outputs the current with its polarity reversed.
【０００６】この主の電流極性変換回路は、例えば、図
４に示すようにテレビジョンシステムの輝度・色差信号
を原色信号に変換する抵抗マトリックス回路等に用いら
れる。図４において、ＶＹ は輝度信号、ＶＲ−Ｙ 、
ＶＢ−Ｙ はそれぞれ色差信号である。これらの信号は
直流バイアス電圧ＶＢＢに重畳されて、抵抗Ｒ１〜Ｒ９
からなるマトリックス回路に入力される。抵抗Ｒ１から
は、Ｒ信号に対応する電流出力ＩＲが得られ、抵抗Ｒ５
からはＧ信号に対応する電流出力ＩＧ が得られ、抵抗
Ｒ９からはＢ信号に対応する電流出力ＩＢ が得られる
。これらの出力電流は、それぞれ電流極性変換回路４１
、４２、４３に入力されて極性を変換されて出力され、
受像管の所定の電極に供給される。This main current polarity conversion circuit is used, for example, in a resistance matrix circuit for converting brightness/color difference signals into primary color signals in a television system, as shown in FIG. In FIG. 4, VY is a luminance signal, VR-Y,
VB-Y are color difference signals. These signals are superimposed on the DC bias voltage VBB and are applied to the resistors R1 to R9.
is input into a matrix circuit consisting of A current output IR corresponding to the R signal is obtained from the resistor R1, and a current output IR corresponding to the R signal is obtained from the resistor R5.
A current output IG corresponding to the G signal is obtained from the resistor R9, and a current output IB corresponding to the B signal is obtained from the resistor R9. These output currents are each converted to a current polarity conversion circuit 41.
, 42, 43, the polarity is converted and output,
It is supplied to a predetermined electrode of the picture tube.
【０００７】[0007]
【発明が解決しようとする課題】図３に示した回路にお
いて、入力インピーダンスは、トランジスタＱ１のエミ
ッタインピーダンスとＱ２のエミッタイピーダンスの並
列インピーダンスとなる。このインピーダンスをＺｉと
する。この回路の入力側に対してインピーダンスＺで出
力電圧Ｖｉの回路を接続するとすると、入力電流は、Ｖ
ｉ／（Ｚ＋Ｚｉ）となる。例えば図４に示すような回路
接続である。In the circuit shown in FIG. 3, the input impedance is a parallel impedance of the emitter impedance of transistor Q1 and the emitter impedance of transistor Q2. Let this impedance be Zi. If we connect a circuit with an impedance Z and an output voltage Vi to the input side of this circuit, the input current will be V
It becomes i/(Z+Zi). For example, the circuit connection is as shown in FIG.
【０００８】ここで、ＺがＺｉに対して十分大きい場合
は、電流極性変換回路の入力インピーダンスを無視でき
るので問題はないが、Ｚが小さい場合は電流極性変換回
路の入力インピーダンスは無視できないために、所望の
入力電流を設定出来ないという問題がある。ここで入力
インピーダンスを例を上げて求めてみる。先ずトランジ
スタＱ１、Ｑ２のエミッタインピーダンスは、Ｋ・Ｔ／
（ｑ・Ｉ）である。Ｋはボルツマン定数、Ｔは絶対温度
、ｑは電子の電荷である。[0008] Here, if Z is sufficiently large with respect to Zi, there is no problem because the input impedance of the current polarity conversion circuit can be ignored, but if Z is small, the input impedance of the current polarity conversion circuit cannot be ignored. , there is a problem that a desired input current cannot be set. Let's use an example to find the input impedance. First, the emitter impedance of transistors Q1 and Q2 is K・T/
(q・I). K is Boltzmann's constant, T is absolute temperature, and q is electron charge.
【０００９】今、Ｉ＝０．１ｍＡとすると、トランジス
タＱ１〜Ｑ４のダイオ−ド特性からＱ１〜Ｑ４には０．
１ｍＡの電流が流れるから、それぞれ常温で約２６０オ
ームのインピーダンスを持つことなり、電流極性変換回
路の入力インピーダンスは約１３０オームとなる。よっ
て、１３０オームの入力インピーダンスを無視できない
場合には、所望の出力電流が得られないということにな
る。また、この入力インピーダンスにより、入力端子の
電位が変動するという欠点もある。Now, if I = 0.1 mA, then from the diode characteristics of transistors Q1 to Q4, Q1 to Q4 have 0.1 mA.
Since a current of 1 mA flows, each has an impedance of about 260 ohms at room temperature, and the input impedance of the current polarity conversion circuit is about 130 ohms. Therefore, if the input impedance of 130 ohms cannot be ignored, the desired output current cannot be obtained. Another disadvantage is that the potential at the input terminal fluctuates due to this input impedance.
【００１０】さらに、トランジスタＱ３とＱ４のエミッ
タの接続点は、図３では接地されているが、実際にはあ
る電位にバイアスしたい場合が多い。この場合には、ト
ランジスタＱ３とＱ４のエミッタインピーダンスよりさ
らにインピーダンスの低い回路または素子でバイアスし
なければならず、ダイオ−ド特性によりＱ３とＱ４に流
れる電流が変化し、入力端子の電位がさらに変動しやく
すなり、所望の出力電流をますます得られなくなるとい
う問題がある。Furthermore, although the connection point between the emitters of transistors Q3 and Q4 is grounded in FIG. 3, in reality it is often desired to bias it to a certain potential. In this case, it must be biased with a circuit or element whose impedance is even lower than the emitter impedance of transistors Q3 and Q4, and the current flowing through Q3 and Q4 changes due to diode characteristics, causing further fluctuations in the input terminal potential. There is a problem in that it becomes increasingly difficult to obtain a desired output current.
【００１１】そこでこの発明は、入力端に帰還をかける
ことにより、入力インピーダンスを低くし、入力端に接
続される回路のインピーダンスに影響されず、かつ入力
電流が供給されるトランジスタの接続点をインピーダン
スの高い回路または素子でバイアスしても入力端の電位
変動が極めて少なく安定している電流極性変換回路を提
供することを目的とする。Therefore, the present invention lowers the input impedance by applying feedback to the input terminal, and reduces the impedance of the connection point of the transistor to which the input current is supplied without being affected by the impedance of the circuit connected to the input terminal. It is an object of the present invention to provide a current polarity conversion circuit which is stable and has very little potential fluctuation at an input terminal even when biased with a circuit or element having a high voltage.
【００１２】0012
【課題を解決するための手段】この発明は、第１の極性
の第１のトランジスタのエミッタと、第２の極性の第２
のトランジスタのエミッタとが入力端子に接続され、前
記第１のトランジスタのコレクタが第１の極性のカレン
トミラー回路の電流入力端に接続され、前記第２のトラ
ンジスタのコレクタが第２の極性のカレントミラー回路
の電流入力端に接続され、前記第１および第２の極性の
カレントミラー回路の電流出力端は、共通に出力端子に
接続された電流極性変換回路において、SUMMARY OF THE INVENTION The present invention provides an emitter of a first transistor of a first polarity and a second emitter of a second polarity.
The emitter of the transistor is connected to an input terminal, the collector of the first transistor is connected to a current input terminal of a current mirror circuit of a first polarity, and the collector of the second transistor is connected to a current input terminal of a second polarity. In a current polarity conversion circuit connected to a current input terminal of a mirror circuit, and current output terminals of the current mirror circuits of the first and second polarities are commonly connected to an output terminal,
【００１３】前
記第１のトランジスタのベースにベースが接続されコレ
クタが直接または回路を介して第１の電源にされた第３
のトランジスタと、前記第２のトランジスタのベースに
ベースおよびコレクタが接続されエミッタが前記第３の
トランジスタのエミッタに接続され、コレクタが直接ま
たは電流源を介して第２の電源に接続された第４のトラ
ンジスタと、前記入力端子に反転入力端が接続され、バ
イアス源に正相入力端が接続され、前記第１および第３
のトランジスタのベースに出力端が接続された高利得回
路とを備える。A third transistor whose base is connected to the base of the first transistor and whose collector is connected to the first power supply directly or through a circuit.
a fourth transistor, the base and collector of which are connected to the base of the second transistor, the emitter of which is connected to the emitter of the third transistor, and the collector of which is connected to a second power supply directly or through a current source. , an inverting input end is connected to the input terminal, a positive phase input end is connected to the bias source, and the first and third transistors
and a high gain circuit whose output terminal is connected to the base of the transistor.
【００１４】[0014]
【作用】上記の手段により、電流極性変換回路の入力端
子には、高利得回路による負帰還がかかり、入力インピ
ーダンスを低し、かつ入力端子の電位を安定化すること
になる。[Operation] With the above means, negative feedback is applied to the input terminal of the current polarity conversion circuit by the high gain circuit, thereby lowering the input impedance and stabilizing the potential of the input terminal.
【００１５】[0015]
【実施例】以下、この発明の実施例を図面を参照して説
明する。Embodiments Hereinafter, embodiments of the present invention will be described with reference to the drawings.
【００１６】図１はこの発明の一実施例である。電流入
力端子１１は、極性の異なるトランジスタＱ１、Ｑ２の
エミッタ接続点Ａに接続されている。トランジスタＱ１
のコレクタは、第１の電源Ｖｃｃラインに接続されてい
るカレントミラー回路１２の電流入力端に接続され、ト
ランジスタＱ２のコレクタは第２の電源ＧＮＤライン（
接地ライン）に接続されている第２のカレントミラー回
路１３の電流入力端に接続されている。第１および第２
のカレントミラー回路１２、１３の電流出力端は、共通
に電流出力端子１５に接続されている。FIG. 1 shows an embodiment of the present invention. The current input terminal 11 is connected to an emitter connection point A of transistors Q1 and Q2 having different polarities. Transistor Q1
The collector of the transistor Q2 is connected to the current input terminal of the current mirror circuit 12 connected to the first power supply Vcc line, and the collector of the transistor Q2 is connected to the second power supply GND line (
The current input terminal of the second current mirror circuit 13 is connected to the ground line (ground line). 1st and 2nd
Current output terminals of the current mirror circuits 12 and 13 are commonly connected to a current output terminal 15.
【００１７】またトランジスタＱ１のベースはトランジ
スタＱ３のベースに接続され、トランジスタＱ２のベー
スはトランジスタＱ４のベースおよびコレクタに接続さ
れている。トランジスタＱ３のコレクタは第１の電源Ｖ
ｃｃラインに接続され、トランジスタＱ４のコレクタは
、電流源Ｉ１を介して第２の電源ＧＮＤラインに接続さ
れている。The base of transistor Q1 is connected to the base of transistor Q3, and the base of transistor Q2 is connected to the base and collector of transistor Q4. The collector of transistor Q3 is connected to the first power supply V
cc line, and the collector of transistor Q4 is connected to the second power supply GND line via current source I1.
【００１８】さらに前記接続点Ａには、トランジスタＱ
５のベースが接続されている。トランジスタＱ５とＱ６
とは差動対をなし、エミッタは共通に電流源Ｉ２を介し
て第２の電源ＧＮＤラインに接続されている。そしてト
ランジスタＱ６のベースには一定のバイアスＶＢ が与
えられ、コレクタは第３の電源Ｖｃｃラインに接続され
た第３のカレントミラー回路１４の電流入力端に接続さ
れている。このカレントミラー回路１４の電流出力端に
はトランジスタＱ５のコレクタが接続されている。また
トランジスタＱ５のコレクタは、トランジスタＱ１、Ｑ
３のベースに接続されている。Furthermore, a transistor Q is connected to the connection point A.
5 bases are connected. Transistors Q5 and Q6
form a differential pair, and their emitters are commonly connected to the second power supply GND line via a current source I2. A constant bias VB is applied to the base of the transistor Q6, and the collector is connected to the current input terminal of the third current mirror circuit 14 connected to the third power supply Vcc line. A collector of a transistor Q5 is connected to the current output terminal of the current mirror circuit 14. Also, the collector of transistor Q5 is connected to transistors Q1 and Q
It is connected to the base of 3.
【００１９】今、３つのカレントミラー回路１２、１３
、１４の入力出力電流比を１：１とし、入力端１１に＋
ｉの電流が供給されたとする。すると、トランジスタＱ
１〜Ｑ４のダイオ−ド特性によりＱ１のコレクタ電流は
Ｉ、Ｑ２のコレクタ電流はＩ＋ｉとなり、出力端子１５
ではｉの電流が引き込まれることになる。逆に、入力端
１１に−ｉの電流が供給されると、出力端子１５からは
＋ｉの電流が出力されることになる。つまり、電流極性
が変換されて出力される。Now, three current mirror circuits 12 and 13
, 14 is set to 1:1, and the input terminal 11 is +
Suppose that a current of i is supplied. Then, transistor Q
Due to the diode characteristics of Q1 to Q4, the collector current of Q1 is I, the collector current of Q2 is I+i, and the output terminal 15
Then, a current of i will be drawn. Conversely, when a current of -i is supplied to the input terminal 11, a current of +i is output from the output terminal 15. That is, the current polarity is converted and output.
【００２０】上記の回路において、トランジスタＱ５、
Ｑ６による差動対、第３のカレントミラー回路１４、お
よびトランジスタＱ１の構成要素に着目すると、これら
による回路は、トランジスタＱ５のベースを入力部、ト
ランジスタＱ１のエミッタを出力部とする高利得増幅器
である。この増幅器においてトランジスタＱ５のベース
がマイナス入力、トランジスタＱ６のベースがプラス入
力である。ここでトランジスタＱ５のベースとトランジ
スタＱ１のエミッタは接続点Ａで接続されているので、
マイナス入力と、出力が接続されたボルテージフォロア
とみることができる。In the above circuit, the transistor Q5,
Focusing on the components of the differential pair made up of Q6, the third current mirror circuit 14, and the transistor Q1, the circuit made of these is a high gain amplifier with the base of the transistor Q5 as the input part and the emitter of the transistor Q1 as the output part. be. In this amplifier, the base of transistor Q5 is a negative input, and the base of transistor Q6 is a positive input. Here, the base of transistor Q5 and the emitter of transistor Q1 are connected at connection point A, so
It can be seen as a voltage follower with a negative input and output connected.
【００２１】よって、トランジスタＱ５のベース電位は
、トランジスタＱ６のベースに与えられた電位と等しく
なるように、負帰還がかかる。これにより、入力インピ
ーダンスは低くなる。これにより、入力側に接続される
回路のインピーダンスに出力電流が影響されることなく
正確な電流極性変換を得る。Therefore, negative feedback is applied so that the base potential of transistor Q5 becomes equal to the potential applied to the base of transistor Q6. This lowers the input impedance. As a result, accurate current polarity conversion is obtained without the output current being affected by the impedance of the circuit connected to the input side.
【００２２】またこの負帰還の動作により、入力端子の
電位はほとんど変化せず、低インピーダンスを保つこと
になる。さらにまた、トランジスタＱ６のベースは高入
力インピーダンスになっているために、トランジスタＱ
６にバイアスを与える回路のインピーダンスとしては、
低インピーダンスのものを厳選する必要はない。抵抗の
みによる簡単なバイアス回路でも実現できる。これによ
り、入力端の電位を安定化させ、かつ所望の電位に設定
することができ、電流極性変換性能を安定して維持させ
ることができる。Further, due to this negative feedback operation, the potential of the input terminal hardly changes, and a low impedance is maintained. Furthermore, since the base of transistor Q6 has a high input impedance,
The impedance of the circuit that biases 6 is:
There is no need to carefully select low impedance ones. This can also be achieved with a simple bias circuit using only resistors. Thereby, the potential at the input terminal can be stabilized and set to a desired potential, and current polarity conversion performance can be stably maintained.
【００２３】図２はこの発明の他の実施例であり、図１
と共通する部分には同一符号を付している。入力端子１
１には高利得増幅器１６の反転入力端が接続されている
。高利得増幅器１６の正相入力端は、バイアス電源ＶＢ
に接続されている。また高利得増幅器１６の出力端は
トランジスタＱ１、Ｑ３のベースに接続されている。こ
の実施例においても、図１の回路と同じ動作および効果
を得ることができる。FIG. 2 shows another embodiment of the present invention, and FIG.
The same parts are given the same reference numerals. Input terminal 1
1 is connected to the inverting input terminal of a high gain amplifier 16. The positive phase input terminal of the high gain amplifier 16 is connected to the bias power supply VB.
It is connected to the. Further, the output terminal of the high gain amplifier 16 is connected to the bases of the transistors Q1 and Q3. In this embodiment as well, the same operation and effect as the circuit of FIG. 1 can be obtained.
【００２４】なお上記の実施例では、トランジスタＱ３
のコレクタは第１の電源に直接接続されたが、電流源等
の回路を介在して接続されてもよい。またトランジスタ
Ｑ４のコレクタは電流源を介して第２の電源に接続され
たが、直接接続されてもよい。Note that in the above embodiment, the transistor Q3
Although the collector is directly connected to the first power source, it may be connected via a circuit such as a current source. Further, although the collector of the transistor Q4 is connected to the second power supply via the current source, it may be directly connected.
【００２５】[0025]
【発明の効果】以上説明したようにこの発明の回路によ
れば、入力端に帰還をかけることにより、入力インピー
ダンスを低くし、入力端に接続される回路のインピーダ
ンスに影響されず、かつ入力電流が供給されるトランジ
スタの接続点をインピーダンスの高い回路または素子で
バイアスしても入力端の電位変動が極めて少なく安定し
ている。As explained above, according to the circuit of the present invention, by applying feedback to the input terminal, the input impedance can be lowered, and the input current can be reduced without being affected by the impedance of the circuit connected to the input terminal. Even if the connection point of the transistor to which the voltage is supplied is biased with a high impedance circuit or element, the potential fluctuation at the input terminal is extremely small and stable.
【図１】この発明の一実施例を示す回路図。FIG. 1 is a circuit diagram showing an embodiment of the present invention.
【図２】この発明の他の実施例を示す回路図。FIG. 2 is a circuit diagram showing another embodiment of the invention.
【図３】従来の電流極性変換回路の例を示す図。FIG. 3 is a diagram showing an example of a conventional current polarity conversion circuit.
【図４】電流極性変換回路の使用例を示す図。FIG. 4 is a diagram showing an example of use of a current polarity conversion circuit.
Ｑ１〜Ｑ６…トランジスタ、１１…入力端子、１２〜１
４…カレントミラー回路、１５…出力端子、１６…高利
得増幅器。Q1-Q6...Transistor, 11...Input terminal, 12-1
4... Current mirror circuit, 15... Output terminal, 16... High gain amplifier.
Claims (1)
タと、第２の極性の第２のトランジスタのエミッタとが
入力端子に接続され、前記第１のトランジスタのコレク
タが第１の極性のカレントミラー回路の電流入力端に接
続され、前記第２のトランジスタのコレクタが第２の極
性のカレントミラー回路の電流入力端に接続され、前記
第１および第２の極性のカレントミラー回路の電流出力
端は、共通に出力端子に接続された電流極性変換回路に
おいて、前記第１のトランジスタのベースにベースが接
続されコレクタが直接または回路を介して第１の電源に
された第３のトランジスタと、前記第２のトランジスタ
のベースにベースおよびコレクタが接続されエミッタが
前記第３のトランジスタのエミッタに接続され、コレク
タが直接または電流源を介して第２の電源に接続された
第４のトランジスタと、前記入力端子に反転入力端が接
続され、バイアス源に正相入力端が接続され、前記第１
および第３のトランジスタのベースに出力端が接続され
た高利得回路とを具備したことを特徴とする電流極性変
換回路。1. An emitter of a first transistor of a first polarity and an emitter of a second transistor of a second polarity are connected to an input terminal, and a collector of the first transistor is of a first polarity. The collector of the second transistor is connected to the current input terminal of the current mirror circuit of a second polarity, and the current output of the current mirror circuit of the first and second polarity is connected to the current input terminal of the current mirror circuit. a third transistor whose base is connected to the base of the first transistor and whose collector is connected to the first power supply directly or through a circuit in a current polarity conversion circuit commonly connected to the output terminal; a fourth transistor whose base and collector are connected to the base of the second transistor, whose emitter is connected to the emitter of the third transistor, and whose collector is connected to the second power supply directly or through a current source; An inverting input terminal is connected to the input terminal, a positive phase input terminal is connected to the bias source, and the first
and a high gain circuit whose output end is connected to the base of the third transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03130019A JP3107590B2 (en) | 1991-05-31 | 1991-05-31 | Current polarity conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03130019A JP3107590B2 (en) | 1991-05-31 | 1991-05-31 | Current polarity conversion circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04354408A true JPH04354408A (en) | 1992-12-08 |
| JP3107590B2 JP3107590B2 (en) | 2000-11-13 |
Family
ID=15024155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03130019A Expired - Fee Related JP3107590B2 (en) | 1991-05-31 | 1991-05-31 | Current polarity conversion circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3107590B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7406018B2 (en) | 2004-02-23 | 2008-07-29 | Rohm Co., Ltd. | Signal generating circuit and optical pickup device provided therewith |
| JP2013042494A (en) * | 2011-08-11 | 2013-02-28 | Fujitsu Semiconductor Ltd | System and method for preserving input impedance of current mode circuit |
-
1991
- 1991-05-31 JP JP03130019A patent/JP3107590B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7406018B2 (en) | 2004-02-23 | 2008-07-29 | Rohm Co., Ltd. | Signal generating circuit and optical pickup device provided therewith |
| JP2013042494A (en) * | 2011-08-11 | 2013-02-28 | Fujitsu Semiconductor Ltd | System and method for preserving input impedance of current mode circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3107590B2 (en) | 2000-11-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0072589A2 (en) | Current stabilizing arrangement | |
| US4629973A (en) | Current stabilizing circuit operable at low power supply voltages | |
| JPH08265060A (en) | Voltage to current conversion circuit | |
| JPH0446009B2 (en) | ||
| KR890004771B1 (en) | Differential amplication | |
| JPH0770935B2 (en) | Differential current amplifier circuit | |
| US5155429A (en) | Threshold voltage generating circuit | |
| JP3107590B2 (en) | Current polarity conversion circuit | |
| US5144169A (en) | Operational amplifier circuit | |
| US5534813A (en) | Anti-logarithmic converter with temperature compensation | |
| JPS6154286B2 (en) | ||
| JPH0918745A (en) | Video signal clamping circuit | |
| JPH0851324A (en) | Buffer amplifier | |
| JPH0744411B2 (en) | Gain control circuit | |
| KR930007795B1 (en) | Amp circuit operable at low power amplification | |
| JP3381100B2 (en) | amplifier | |
| JPH06169225A (en) | Voltage current conversion circuit | |
| JPS59135519A (en) | Current source circuit | |
| JP3534275B2 (en) | Current source and integrated circuit | |
| JP2580941Y2 (en) | Differential amplifier | |
| JPS621374A (en) | Vertical deflecting circuit | |
| KR900005303B1 (en) | Bias circuit following source voltage | |
| JP2900688B2 (en) | Limiter circuit | |
| JPH0122288Y2 (en) | ||
| JPH05110351A (en) | Current voltage conversion circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070908 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080908 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080908 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090908 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |