JPS62155524A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62155524A JPS62155524A JP29690485A JP29690485A JPS62155524A JP S62155524 A JPS62155524 A JP S62155524A JP 29690485 A JP29690485 A JP 29690485A JP 29690485 A JP29690485 A JP 29690485A JP S62155524 A JPS62155524 A JP S62155524A
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- JP
- Japan
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- conductor layer
- emitter
- collector
- electrode
- conductor
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- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
Landscapes
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
、 〔産業上の利用分野〕
本発明は半導体装直に係ｐ１特にトランジスタ素子を搭
載するマイクロ波用容器に関する。
載するマイクロ波用容器に関する。
一般に、トランジスタ素子を利用したマイクロ波増幅回
路では、エミッタ接地か使用される。−万、トランジス
タ素子は、コレクタが容器への搭載面になるため、コレ
クタ電極をセラミックやペリＩＪア等の絶縁体で電気的
に絶縁する必要がある。
路では、エミッタ接地か使用される。−万、トランジス
タ素子は、コレクタが容器への搭載面になるため、コレ
クタ電極をセラミックやペリＩＪア等の絶縁体で電気的
に絶縁する必要がある。
第２９囚、第２図（Ｂｌは従来の半導体装置の例を示す
正面図、ａ−１１’線の断面図である。これら図におい
て、セラミックからなる絶縁体６の一生面に導体層を介
してトランジスタ素子５を設け、他主面に二ミ９夕外部
電極７を設けている。さらに、−主面に、ベース外部引
き出しり−ド１を接続するベース導体層と、エミッタ外
部電極７とスルーホール４で接続されたエミッタを極３
と、コレクタ外部引き出しリード２を接続するコレクタ
導体層とを設けている。ここで、トランジスタ素子５は
、コレクタがコレクタ導体層と接続され、ベースがペー
ス導体層と、エミッタが二ミ９夕電極３と各々ワイヤー
ボンディングで接続される。さて、この半纏体１ｉｉｃ
ｈ、二ミヴタの接地インダクタンスが大さく、高周波特
性を損なっている。
正面図、ａ−１１’線の断面図である。これら図におい
て、セラミックからなる絶縁体６の一生面に導体層を介
してトランジスタ素子５を設け、他主面に二ミ９夕外部
電極７を設けている。さらに、−主面に、ベース外部引
き出しり−ド１を接続するベース導体層と、エミッタ外
部電極７とスルーホール４で接続されたエミッタを極３
と、コレクタ外部引き出しリード２を接続するコレクタ
導体層とを設けている。ここで、トランジスタ素子５は
、コレクタがコレクタ導体層と接続され、ベースがペー
ス導体層と、エミッタが二ミ９夕電極３と各々ワイヤー
ボンディングで接続される。さて、この半纏体１ｉｉｃ
ｈ、二ミヴタの接地インダクタンスが大さく、高周波特
性を損なっている。
第３図（ＡＩ、第３図（Ｂ）は従来の半導体装置の他例
を示す正面図、ａ −ａ’ ％の断面図である。これら
図において、トランジスタ素子５のエミッタは、エミッ
タ電極３とブリ９ジ寛極８とにワイヤーボンディングさ
れている。ブリッジ電極８は、コレクタ外部引き出しり
−ド２が接続されるコレクタ導体層上に、これと離間さ
せて設ける必要がある。
を示す正面図、ａ −ａ’ ％の断面図である。これら
図において、トランジスタ素子５のエミッタは、エミッ
タ電極３とブリ９ジ寛極８とにワイヤーボンディングさ
れている。ブリッジ電極８は、コレクタ外部引き出しり
−ド２が接続されるコレクタ導体層上に、これと離間さ
せて設ける必要がある。
この構造では、接地インダクタンスが低減できるが、ブ
リッジ状の金属片からなるブリッジ電極８をエミッタ電
極３に固定しなけれはならず、コストアップにつながる
。
リッジ状の金属片からなるブリッジ電極８をエミッタ電
極３に固定しなけれはならず、コストアップにつながる
。
本発明の目的は、前記問題点を解決し、高周波利得が低
下せず、製造し易いようにした半導体装１１提供するこ
とにめる。
下せず、製造し易いようにした半導体装１１提供するこ
とにめる。
本発明の構成は、絶縁体の一主面上に、三ａＩ類の互い
に独立した電極となる導体層が形成され、これら導体層
のうち接地導体層は側面又れスルーホールを介して他の
主面に導出芒れ、トランジスタ素子が前記電極に接続さ
れる半導体′Ｉｊｃｆ！［において、前記電極のうちト
ランジスタ素子搭載用の電極となる導体層の一部に絶縁
層を形成し、この絶縁層上に導体を被着させ、この導体
を前記接地導体層と電気的に接地したことを特徴とする
。
に独立した電極となる導体層が形成され、これら導体層
のうち接地導体層は側面又れスルーホールを介して他の
主面に導出芒れ、トランジスタ素子が前記電極に接続さ
れる半導体′Ｉｊｃｆ！［において、前記電極のうちト
ランジスタ素子搭載用の電極となる導体層の一部に絶縁
層を形成し、この絶縁層上に導体を被着させ、この導体
を前記接地導体層と電気的に接地したことを特徴とする
。
次に本発明について図面を参照して説明する。
第１図（ＡＩは本発明の実施例の半導体装置を示す正面
図、第１図（籾は第１回置のａ−ａ’瞭に沿って切断し
て見た断面図でるる。これら図において、まず、第１の
絶縁体６の主面上に、エミッタ電極３となるエミッタ導
体層と、ベース外部引き出しり−ド１が接続されるベー
ス導体層と、コレクタ外部引き出しリード２が接続され
るコレクタ導体層とが形成される。さらに、コレクタ導
体層上に、トランジスタ素子５のコレクタが接続され、
ちらにエミッタとエミッタ導体層、及びベースとベース
導体層が各々ワイヤーボンディング嘔れて、電気的に接
続筋れる。エミッタ電極３からは、スルーホール４か一
対設けられ、裏主面のエミヴタ外部電極７と電気的に接
続される。
図、第１図（籾は第１回置のａ−ａ’瞭に沿って切断し
て見た断面図でるる。これら図において、まず、第１の
絶縁体６の主面上に、エミッタ電極３となるエミッタ導
体層と、ベース外部引き出しり−ド１が接続されるベー
ス導体層と、コレクタ外部引き出しリード２が接続され
るコレクタ導体層とが形成される。さらに、コレクタ導
体層上に、トランジスタ素子５のコレクタが接続され、
ちらにエミッタとエミッタ導体層、及びベースとベース
導体層が各々ワイヤーボンディング嘔れて、電気的に接
続筋れる。エミッタ電極３からは、スルーホール４か一
対設けられ、裏主面のエミヴタ外部電極７と電気的に接
続される。
ここで、第１回出にも示すように、セラミック等からな
る第１の絶縁体６の主面上に第１の導体を印刷等の方法
で形成する。この時、ベース導体層、第１のエミッタ導
体層、コレクタ導体層、及びスルーホール部のメタライ
ズができあがる。次に、コレクタ導体層勢の一部に第２
の絶縁体９を形成する。第２の絶縁体９は、セラミック
又はガラス咎が使われる。次に、この第２の絶縁体９上
に、第２のエミッタ導体層１０を印刷等の方法で被着さ
せる。この時、第２の工ばツタ導体層１０は、前記第１
のエミッタ導体層と接続される。次に、外部リード及び
外部接地用金属板をそれぞれロー付等で取り付けて形成
する。次に、これを半導体容器中に収納する。
る第１の絶縁体６の主面上に第１の導体を印刷等の方法
で形成する。この時、ベース導体層、第１のエミッタ導
体層、コレクタ導体層、及びスルーホール部のメタライ
ズができあがる。次に、コレクタ導体層勢の一部に第２
の絶縁体９を形成する。第２の絶縁体９は、セラミック
又はガラス咎が使われる。次に、この第２の絶縁体９上
に、第２のエミッタ導体層１０を印刷等の方法で被着さ
せる。この時、第２の工ばツタ導体層１０は、前記第１
のエミッタ導体層と接続される。次に、外部リード及び
外部接地用金属板をそれぞれロー付等で取り付けて形成
する。次に、これを半導体容器中に収納する。
以上説明したように、本発明によれは、ブリッジ等のロ
ー付による工程及び材料を使用せずとも、接地電極を形
成できるため、低コスト化が図れる等の効果が得られる
。
ー付による工程及び材料を使用せずとも、接地電極を形
成できるため、低コスト化が図れる等の効果が得られる
。
なお、本実施例によれば、半導体容器を例に挙けたがこ
れに限らす、基板上にトランジスタを直接搭載する混成
集積回路についても同様に実施できる。
れに限らす、基板上にトランジスタを直接搭載する混成
集積回路についても同様に実施できる。
第１図（５）、第１図ＩＢＩは本発明の実施例の半導体
装置を示す正面図、断面図、第２図（５）、第２回出は
従来の半導体＠直の例を示す正面図、断面図、第３１囚
、第３図の）は従来の半導体装置の他例を示す正面図、
断面図である。
装置を示す正面図、断面図、第２図（５）、第２回出は
従来の半導体＠直の例を示す正面図、断面図、第３１囚
、第３図の）は従来の半導体装置の他例を示す正面図、
断面図である。
Claims (1)
- 絶縁体の一主面上に、三種類の独立した電極となる導体
層が形成され、これら導体層のうち接地導体層は側面又
はスルーホールを介して他の主面に導出され、トランジ
スタ素子が前記電極に接続される半導体装置において、
前記電極のうちトランジスタ素子搭載用の電極となる導
体層の一部に絶縁層を形成し、この絶縁層上に導体を被
着させ、この導体を前記接地導体層と電気的に接続した
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29690485A JPS62155524A (ja) | 1985-12-27 | 1985-12-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29690485A JPS62155524A (ja) | 1985-12-27 | 1985-12-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62155524A true JPS62155524A (ja) | 1987-07-10 |
Family
ID=17839660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29690485A Pending JPS62155524A (ja) | 1985-12-27 | 1985-12-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62155524A (ja) |
-
1985
- 1985-12-27 JP JP29690485A patent/JPS62155524A/ja active Pending
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