JPS62154645A - Manufacture of semiconductor device - Google Patents

Abstract

PURPOSE:To eliminate voids in aluminum wirings by thermally decomposing a polymer formed in a through hole to remove it, thereby always reducing a contacting resistance. CONSTITUTION:After a predetermined Locos oxide film, a gate oxide film, a polysilicon gate, and a source.drain diffused layer are formed and processed on a silicon substrate 1, a PSG film 2 is formed, and lower layer aluminum wirings 3 are then formed. Then, an interlayer insulating film made of a PSG film 4 between upper and lower layer wirings is formed. When the film 4 is dry etched to open a through hole 6, a polymer 7 is deposited on the wirings 3 in the through hole 6. After the through hole is opened, a photoresist 5 due to O2 plasma is removed, and cleaned with fuming nitric acid. Subsequently, when a heat treatment is executed, for example, in N2 and H2 mixture gas atmosphere, the polymer is thermally decomposed, and completely removed to form upper layer aluminum wirings 8.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体装置の製造方法、特に半導体装置の多
層配線形成方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for forming multilayer wiring in a semiconductor device.

従来の技術 近年、ＬＳＩ素子の高集積化、高速化を図るため、多層
配線構造を備えたものが増えつつある。BACKGROUND OF THE INVENTION In recent years, in order to increase the integration and speed of LSI devices, the number of LSI devices having a multilayer wiring structure is increasing.

配線材料には一般にＡｌを主成分とする合金が用いられ
ている。An alloy containing Al as a main component is generally used as a wiring material.

従来の多層配線形成方法の一例として、ＭＯ８型半導体
装置の製造工程を第２図ａ−ｅを参照して説明する。な
お、第２図はＡｌ　２層配線の製造工程を示しており、
簡明化のため、トランジスタ領域は示していない。As an example of a conventional multilayer wiring formation method, the manufacturing process of an MO8 type semiconductor device will be described with reference to FIGS. 2a to 2e. Furthermore, Figure 2 shows the manufacturing process of the Al two-layer wiring.
For clarity, transistor regions are not shown.

第２図ａに示すように、まず、シリコン基板１上の回路
素子（図には示されていない）を覆うようにＰＳＧ膜２
から成る層間絶縁膜を形成した後、下層ＡＩ！配線３を
形成する。この後、第２図すに示すようにＰＳＣｉ膜４
から成る上層配線と下層配線間の層間絶縁膜を形成する
。次に第２図Ｃに示すようにホトレジスト５をマスクに
してＰＳＧ膜４をドライエツチングしてスルーホール６
を開孔する。エツチングガスとしてはＣｆ（Ｆ３．Ｃ２
Ｆ６゜０３Ｆ８等を主成分とした混合ガスが一般に用い
られる。この時、スルーホール６内の下層Ａｌ配線３上
にはエツチングの副生成物であるポリマー７が堆積する
。このポリマー７は炭素（ｑを主成分として、他にフッ
素（Ｆ）等のエツチングガス成分、配線を構成する金属
成分等を含んでいる。また、その厚さはエツチング条件
に依存するがオーバーエツチング時間とともに厚くなシ
、１分間のオーバズマにより除去した後、例えば発煙硝
酸により洗浄するが、ポリマー７は除去されない。この
後、上層Ａｌ配線８を形成する。なお、この上層ＡＩ配
線用のＡｌをスパッタする前に、同一装置内でＡｒスハ
ノタエッチングを施し、スルーホール６内の下層Ａ７配
線３上に生じた自然酸化膜（Ａｌ２０３１図には示して
いない）を除去する工程を実施している。そのエツチン
グ量は、膜厚３００へのＡｌ２Ｑ３をエツチング除去す
る程度であり゛、ポリマー７は完全に除去されずにスル
ーホール６内に残り、下層Ａｌ配線３と上層Ａｌ配線８
の間のバリアーとなる。最後に、第２図ｅに示すようＫ
　ハッシベーション膜として、ＰＳＧ膜９およびプラズ
マＣＶＤ法による窒化珪素膜１ｏを形成する。尚、ＰＳ
Ｇ膜９および窒化珪素膜１ｏを被着する際、３００〜４
００℃の熱処理が施されることになるが、この時、上層
Ａｌ配線にボイド１１が発生する。このボイド１１の発
生要因として、スルーホール開孔後の発煙硝酸等による
洗浄工程時に、ＰＳＧＪ内に吸収された水分が上層Ａ７
配線８と反応すると考えられる。As shown in FIG. 2a, first, a PSG film 2 is placed so as to cover the circuit elements (not shown) on the silicon substrate 1.
After forming the interlayer insulating film consisting of the lower layer AI! Wiring 3 is formed. After this, as shown in Figure 2, the PSCi film 4
An interlayer insulating film is formed between the upper layer wiring and the lower layer wiring. Next, as shown in FIG. 2C, the PSG film 4 is dry etched using the photoresist 5 as a mask to form the through holes 6.
Drill a hole. As an etching gas, Cf (F3.C2
A mixed gas containing F6°03F8 as a main component is generally used. At this time, polymer 7, which is a by-product of etching, is deposited on lower layer Al wiring 3 in through hole 6. This polymer 7 has carbon (q as its main component) and also contains etching gas components such as fluorine (F), metal components constituting wiring, etc.Also, its thickness depends on the etching conditions, but over-etching The polymer 7 becomes thicker over time, so it is removed by oversizing for 1 minute, and then cleaned with fuming nitric acid, for example, but the polymer 7 is not removed.After this, the upper layer Al wiring 8 is formed. Before sputtering, Ar shanot etching is performed in the same equipment to remove the natural oxide film (Al2031 not shown in the figure) that has formed on the lower layer A7 wiring 3 in the through hole 6. The amount of etching is enough to remove Al2Q3 to a film thickness of 300 mm, and the polymer 7 remains in the through hole 6 without being completely removed, and the lower layer Al wiring 3 and the upper layer Al wiring 8
It becomes a barrier between. Finally, as shown in Figure 2e, K
As a hashivation film, a PSG film 9 and a silicon nitride film 1o are formed by plasma CVD. In addition, P.S.
When depositing the G film 9 and the silicon nitride film 1o,
A heat treatment is performed at 00° C., but at this time, voids 11 are generated in the upper layer Al wiring. The cause of this void 11 is that moisture absorbed in the PSGJ during the cleaning process using fuming nitric acid, etc. after the through-hole is opened is the upper layer A7.
It is thought that it reacts with the wiring 8.

発明が解決しようとする問題点 下層Ａｌ配線３と上層Ａｌ配線８の間に形成されたポリ
マーがバリアとなシ、コンタクト抵抗が増大し、かつ、
各コンタクト毎の抵抗のバラツキも大きくなる。１００
０個の２×２μｍ２サイズのコンタクトの１個あたりの
平均抵抗が２００ｍΩ以上になることがある。この場合
、アナログ素子や差動回路を有するディジタル素子にお
いては、特性上重大な問題を生じることは明らかである
。Problems to be Solved by the Invention Since the polymer formed between the lower layer Al wiring 3 and the upper layer Al wiring 8 does not act as a barrier, the contact resistance increases, and
The variation in resistance for each contact also increases. 100
The average resistance per contact of zero 2×2 μm2 size may be 200 mΩ or more. In this case, it is clear that a serious problem will occur in terms of characteristics in analog elements and digital elements having differential circuits.

また、Ａ７配線にボイドが発生すると、エレクトロマイ
グレーション等の信頼性上の問題が生じやすいことは明
らかである。Furthermore, it is clear that if voids occur in the A7 wiring, reliability problems such as electromigration are likely to occur.

問題点を解決するための手段 前記問題点を解決するために本発明は、半導体基板上に
直接又は中間層を介して第１の導電層を被着する工程と
、前記第１の導電層上に眉間絶縁膜を被着する工程と、
前記層間絶縁膜に開孔後熱処理を施す工８．ｌ！：、前
記開孔部を含む前記層間絶縁膜上に第２の導電層を被着
する工程とを含む事を特徴とする半導体装置の製造方法
を提供する。Means for Solving the Problems In order to solve the above-mentioned problems, the present invention provides a step of depositing a first conductive layer on a semiconductor substrate directly or via an intermediate layer, and depositing a first conductive layer on the semiconductor substrate. a step of applying an insulating film between the eyebrows,
8. Performing heat treatment on the interlayer insulating film after opening the hole. l! Provided is a method for manufacturing a semiconductor device, comprising the steps of: depositing a second conductive layer on the interlayer insulating film including the opening.

作　　　用 本発明によれば、熱処理により、スルーホール内に形成
されたポリマーは熱分解して除去されるため、常に低い
コンタクト抵抗を得ることができる。また、ＰＳＧ膜に
吸収されていた水分は熱処理によって放出されるため、
Ａｌ配線にボイドが発生することなく、信頼性上の問題
も解決される。Function According to the present invention, the polymer formed in the through hole is thermally decomposed and removed by the heat treatment, so that a low contact resistance can always be obtained. In addition, since the moisture absorbed in the PSG film is released by heat treatment,
No voids are generated in the Al wiring, and reliability problems are also solved.

実施例 以下、ＭＯ８型半導体装置の製造に本発明を適用した一
実施例を第１図ａ〜ｑの製造工程を示す断面図を用いて
説明する。なお、簡明化のため、図にはＡｌ２層配線部
分のみを示し、トランジスタ領域は示していない。EXAMPLE Hereinafter, an example in which the present invention is applied to the manufacture of an MO8 type semiconductor device will be described using cross-sectional views showing manufacturing steps shown in FIGS. 1a to 1q. Note that, for the sake of simplicity, only the Al two-layer wiring portion is shown in the figure, and the transistor region is not shown.

第１図ａに示すように、まず、シリコン基板１上に所定
の７＝ｏａｏｓ　酸化膜、ゲート酸化膜、ポリシリコン
ゲート、ソース・ドレイン拡散層等の形成処理を行なっ
た後、これらを覆う層間絶縁膜としてＰＳＧ膜２を形成
し、次いで、下層Ａ７配線３を形成する。この後第１図
すに示すようにＰＳＧ膜４から成る上層配線と下層配線
間の層間絶縁膜を形成する。次に、第１図Ｃに示すよう
にホトレジスト膜６をマスクにしてＰＳＧ膜４をドライ
エツチングしてスルーホール６を開孔する。尚、この時
、スルーホール６内の下層Ａｌ配線３上にはポリマーア
が堆、積する。As shown in FIG. 1a, first, a predetermined 7=oaos oxide film, a gate oxide film, a polysilicon gate, a source/drain diffusion layer, etc. are formed on a silicon substrate 1, and then an interlayer that covers these is formed. A PSG film 2 is formed as an insulating film, and then a lower layer A7 wiring 3 is formed. Thereafter, as shown in FIG. 1, an interlayer insulating film between the upper layer wiring and the lower layer wiring made of the PSG film 4 is formed. Next, as shown in FIG. 1C, the PSG film 4 is dry etched using the photoresist film 6 as a mask to open a through hole 6. At this time, polymer is deposited on the lower layer Al wiring 3 in the through hole 6.

次に第１図ｄに示すようにスルーホールを開孔後、ｏ２
プラズマによりホトレジスト５を除去した後、発煙硝酸
により洗浄する０尚、この時、ポリマ−７はほとんど除
去されない。引き続き、第１図ｅに示すように例えば、
Ｎ２．Ｈ２混合ガス雰囲気中で３８０℃の熱処理を施す
。この時、ポリマーは熱分解され、完全に除去される。Next, as shown in Figure 1d, after drilling the through hole, o2
After removing the photoresist 5 with plasma, cleaning is performed with fuming nitric acid. At this time, the polymer 7 is hardly removed. Subsequently, as shown in FIG. 1e, for example,
N2. Heat treatment is performed at 380° C. in an H2 mixed gas atmosphere. At this time, the polymer is thermally decomposed and completely removed.

この時、第１図ｆに示すように、上層ＡＩ配線８を形成
する。なお、この上層Ａｌ配線用のＡＩをスパッタ蒸着
する前Ｋ、同一装置内でＡｒスパッタエツチングを施し
、スルーホール内の下層Ａｌ配線上に成長した自然酸化
膜を除去する。最後に、第１図ｑに示すようにパッシベ
ーション膜として、ＰＳＧ膜９およびプラズマ窒化珪素
膜１０を形成して完成するＯ 上記実施例では、スルーホール形成後から上層ＡＩ配線
用のＡＩスパッタ蒸着工程までに熱処理工程が入るため
、スルーホール内に堆積したポリマーが熱分解して除去
される。本実施例では１０００個の２　Ｘ　２　）ｔｍ
”サイズのコンタクトの１個あたりの平均抵抗が１００
ｍΩ以下の低いコノタクト抵抗値が得られた。また、ス
ルーホール開孔後の発煙硝酸による洗浄工程時にＰＳＧ
４内に吸収された水分が上記熱処理によって放出され、
ＡＩ配線にボイドは全く生じなかった。At this time, as shown in FIG. 1f, the upper layer AI wiring 8 is formed. Before sputter-evaporating the AI for the upper layer Al wiring, Ar sputter etching is performed in the same apparatus to remove the natural oxide film grown on the lower Al wiring in the through hole. Finally, as shown in FIG. 1q, a PSG film 9 and a plasma silicon nitride film 10 are formed as passivation films to complete the process. Since a heat treatment step is performed before this step, the polymer deposited inside the through hole is thermally decomposed and removed. In this example, 1000 2×2)tm
”The average resistance per contact of the size is 100
A low contact resistance value of less than mΩ was obtained. In addition, during the cleaning process with fuming nitric acid after through-hole drilling, PSG
The moisture absorbed in 4 is released by the above heat treatment,
No voids were generated in the AI wiring.

なお、実施例では配線としてＡｇを用いたが、Ｗ等その
他の金属配線を用いた場合でも同様の効果が期待される
ことは明らかである。Although Ag was used as the wiring in the embodiment, it is clear that similar effects can be expected even when other metal wiring such as W is used.

また、熱処理温度に関しては、ポリマーが分解する温度
以上であれば同様の効果が期待されることは明らかであ
る。Furthermore, regarding the heat treatment temperature, it is clear that similar effects can be expected if the temperature is higher than the temperature at which the polymer decomposes.

発明の詳細 な説明したように、本発明によれば、スルーホール内に
堆積したポリマーが除去されるため、コンタクト抵抗が
常に低減され、また、Ａ７配線にボイドが生じないため
、電気的性能および信頼性面で優れた多層配線構造を得
ることができる０As described in detail, according to the present invention, the polymer deposited in the through-hole is removed, so the contact resistance is always reduced, and no voids are created in the A7 wiring, so the electrical performance and A multilayer wiring structure with excellent reliability can be obtained.

【図面の簡単な説明】[Brief explanation of drawings]

第１図ｃｌ　％　（ｉは本発明の一実施例の製造工程を
示す断面図、第２図ａ　−ｅは従来例の製造工程を示す
断面図である。 １・・・・・・シリコン基板、２，４．９・・・・・・
酸化珪素膜（ＰＳＧ）、３・・・・・・下層Ａｌ配線、
５・・・・・・ホトレジスト、６・・・・・・スルーホ
ール、７・・・・・・ポリマー（エツチング副生成物）
、８・・・・・・上層Ａｌ配線、１ｏ・・・・・・プラ
ズマ窒化珪素膜。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名ｔ−
”−シリボンＸ↑々 ２．４−−−４費化１ｆｉ７１灸ｔｙ５のＪ−Ｔ−４Ａ
！ｒｉａ城 第　　１　　図　　　　　　　　　　　　　　　　　　
　５−−−、ｒ、トＩ／ジ゛又ＹＣ−スルー７丁、−１
Ｌ ７−”Ｊζす７−（工ｙ＋＞７’響′１タジノζζ）つ
クノ８−−１４４ノ取４塾 第２図Figure 1 cl % (i is a cross-sectional view showing the manufacturing process of an embodiment of the present invention, and Figures 2 a - e are cross-sectional views showing the manufacturing process of a conventional example. 1...Silicon substrate , 2, 4.9...
Silicon oxide film (PSG), 3... Lower layer Al wiring,
5...Photoresist, 6...Through hole, 7...Polymer (etching by-product)
, 8... Upper layer Al wiring, 1o... Plasma silicon nitride film. Name of agent: Patent attorney Toshio Nakao and one other person
”-Siribon
! Ria Castle Figure 1
5---, r, To I/YC-Through 7 pieces, -1
L 7-"Jζsu 7-(Work y+>7'Hibiki'1 Tajinoζζ)tsukuno8--144notori4jukuFigure 2

Claims (1)

【特許請求の範囲】 １　半導体基板上に直接又は中間層を介して第１の導電
層を被着する工程と、前記第１の導電層上に層間絶縁膜
を被着する工程と、前記層間絶縁膜に開孔後熱処理を施
す工程と、前記開孔部を含む前記層間絶縁膜上に第２の
導電層を被着する工程とを含む事を特徴とする半導体装
置の製造方法。 ２　第１及び第２の導電層がＡｌ、Ａｌ合金、Ｗまたは
Ｗ合金である特許請求の範囲第１項記載の半導体装置の
製造方法。 ３　３００℃から５００℃迄の温度範囲の不活性ガスま
たは不活性ガスを含む混合ガス雰囲気中で熱処理を施す
特許請求の範囲第１項記載の半導体装置の製造方法。[Claims] 1. A step of depositing a first conductive layer on a semiconductor substrate directly or via an intermediate layer, a step of depositing an interlayer insulating film on the first conductive layer, and a step of depositing an interlayer insulating film on the first conductive layer. A method for manufacturing a semiconductor device, comprising the steps of: subjecting an insulating film to heat treatment after opening; and depositing a second conductive layer on the interlayer insulating film including the opening. 2. The method of manufacturing a semiconductor device according to claim 1, wherein the first and second conductive layers are made of Al, Al alloy, W or W alloy. 3. The method of manufacturing a semiconductor device according to claim 1, wherein the heat treatment is performed in an atmosphere of an inert gas or a mixed gas containing an inert gas in a temperature range of 300°C to 500°C.